JPH0638666B2 - ACC circuit - Google Patents
ACC circuitInfo
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- JPH0638666B2 JPH0638666B2 JP58113259A JP11325983A JPH0638666B2 JP H0638666 B2 JPH0638666 B2 JP H0638666B2 JP 58113259 A JP58113259 A JP 58113259A JP 11325983 A JP11325983 A JP 11325983A JP H0638666 B2 JPH0638666 B2 JP H0638666B2
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- JP
- Japan
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- value
- supplied
- circuit
- flip
- flop
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/68—Circuits for processing colour signals for controlling the amplitude of colour signals, e.g. automatic chroma control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、映像信号をデジタル化して処理を行うように
したテレビ受像機に使用されるＡＣＣ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ACC circuit used in a television receiver that digitizes a video signal for processing.
背景技術とその問題点 映像信号をデジタル化して処理を行うようにしたテレビ
受像機が提案されている。そのような場合に、いわゆる
ＡＣＣを行おうとすると、クロマ信号のビット数が少な
いために正確な制御を行うことができない。Background Art and Its Problems A television receiver has been proposed in which a video signal is digitized and processed. In such a case, if so-called ACC is attempted, accurate control cannot be performed because the number of bits of the chroma signal is small.
すなわち制御の誤差を少なくするためには多くのビット
数が必要となり、それができない場合には、バーストの
レベルがスレッショルド付近の場合に制御値のＬＳＢが
変化することによって色飽和度が変化し、画面上でちら
つきとなって見えてしまう。That is, a large number of bits are required to reduce the control error, and if that is not possible, the color saturation is changed by changing the LSB of the control value when the burst level is near the threshold, I see flicker on the screen.
発明の目的 本発明はこのような点にかんがみ、ビット数が少なくと
も安定な動作が行われるようにするものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and an operation is performed in which the number of bits is at least stable.
発明の概要 本発明は、デジタル化されたクロマ信号のバースト部分
から検出された制御値を記憶し、この記憶値と新に検出
された上記制御値とを比較し、この差が所定値以上のと
き上記記憶値を書き替えると共に、上記記憶値をフィー
ドバックして上記クロマ信号に乗算するようにしたＡＣ
Ｃ回路であって、これによればビット数が少なくとも安
定な動作が行われる。SUMMARY OF THE INVENTION The present invention stores a control value detected from a burst portion of a digitized chroma signal and compares the stored value with the newly detected control value, the difference being greater than or equal to a predetermined value. At this time, the stored value is rewritten, and the stored value is fed back to multiply the chroma signal.
This is a C circuit, and according to this, an operation in which the number of bits is at least stable is performed.
実施例 図において、(1)は例えば８ビットでデジタル化された
クロマ信号の供給される入力端子であって、この入力端
子(1)からの信号が乗算回路(2)を通じて出力端子(3)に
取り出される。この乗算回路(2)の出力信号がバースト
期間の最大及び最小のピーク値を検出する検出回路(4)
に供給される。この検出された値の平均値が減算回路
(5)に供給され、(2)端子(6)に供給される第１の参照値
から減算される。この減算出力が加算回路(7)に供給さ
れる。この加算回路(7)からの信号が記憶用のＤフリッ
プフロップ(8)に供給され、入力端子(9)から供給される
水平パルスのタイミングで記憶される。この第１の記憶
値（制御値）が加算回路(7)に供給されて減算回路(5)か
らの値に加算される。In the drawings, (1) is an input terminal to which a chroma signal digitized by, for example, 8 bits is supplied, and the signal from this input terminal (1) is output through the multiplication circuit (2) to the output terminal (3). Taken out. A detection circuit (4) for detecting the maximum and minimum peak values of the output signal of the multiplication circuit (2) during the burst period
Is supplied to. The average value of the detected values is the subtraction circuit
It is supplied to (5) and is subtracted from the first reference value supplied to (2) terminal (6). This subtraction output is supplied to the adder circuit (7). The signal from the adder circuit (7) is supplied to the storage D flip-flop (8) and stored at the timing of the horizontal pulse supplied from the input terminal (9). This first stored value (control value) is supplied to the adding circuit (7) and added to the value from the subtracting circuit (5).
さらにＤフリップフロップ(8)からの第１の記憶値（制
御値）が記憶用のＤフリップフロップ(10)に供給され
る。このＤフリップフロップ(10)の入力側の第１の記憶
値と出力側の第２の記憶値とが減算回路(11)に供給され
る。この減算回路(11)からの２つの値の差の絶対値が比
較回路(12)に供給され、入力端子(13)に供給される第２
の参照値と比較される。そして減算回路(11)からの差の
絶対値が第２の参照値より大きいとき、書き込み制御信
号がＤフリップフロップ(10)に供給され、入力端子(9)
から供給される水平パルスのタイミングで、Ｄフリップ
フロップ(8)からの第１の記憶値に記憶内容（第２の記
憶値）が書き替えられる。Further, the first storage value (control value) from the D flip-flop (8) is supplied to the storage D flip-flop (10). The first stored value on the input side and the second stored value on the output side of the D flip-flop (10) are supplied to the subtraction circuit (11). The absolute value of the difference between the two values from the subtraction circuit (11) is supplied to the comparison circuit (12) and the second value is supplied to the input terminal (13).
Compared to the reference value of. When the absolute value of the difference from the subtraction circuit (11) is larger than the second reference value, the write control signal is supplied to the D flip-flop (10) and the input terminal (9)
The stored content (second stored value) is rewritten to the first stored value from the D flip-flop (8) at the timing of the horizontal pulse supplied from the.
そしてこの第２の記憶値が乗算回路(2)に供給される。Then, the second stored value is supplied to the multiplication circuit (2).
この回路において、検出回路(4)からの平均値が第１の
参照値より大きいときは、減算回路(5)の出力が負とな
り、加算回路(7)にて前の制御値からこの減算値分減っ
た値がＤフリップフロップ(8)に記憶され、制御値（第
１の記憶値）が小さくされる。また平均値が小さいとき
減算出力が正となり、制御値が大きくされる。この制御
値がＤフリップフロップ(10)に記憶され、この第２の記
憶値と新に検出された制御値とが比較され、この差が所
定値以上のときに第２の記憶値が書き替えられる。この
第２の記憶値にてクロマ信号レベルが制御されることに
より、バースト期間の平均値のレベルが第１の参照値に
近づくようにフィードバックによるＡＣＣが行われる。In this circuit, when the average value from the detection circuit (4) is larger than the first reference value, the output of the subtraction circuit (5) becomes negative and the addition circuit (7) subtracts this subtraction value from the previous control value. The reduced value is stored in the D flip-flop (8), and the control value (first stored value) is reduced. When the average value is small, the subtraction output becomes positive and the control value is increased. This control value is stored in the D flip-flop (10), this second stored value is compared with the newly detected control value, and the second stored value is rewritten when this difference is equal to or greater than a predetermined value. To be By controlling the chroma signal level with the second stored value, ACC by feedback is performed so that the level of the average value in the burst period approaches the first reference value.
そしてこの回路において、Ｄフリップフロップ(10)は、
制御値が所定値以上大幅に変化したときのみ書き替えが
行われるので、ＬＳＢ等の小幅の変化は無視され、これ
によるちらつき等が発生することがなく、安定した動作
が行われる。And in this circuit, the D flip-flop (10) is
Since the rewriting is performed only when the control value largely changes by a predetermined value or more, a small change such as LSB is ignored, and flicker due to this is not generated, and stable operation is performed.
発明の効果 本発明によれば、ビット数が少なくても安定な動作が行
われるようになった。EFFECTS OF THE INVENTION According to the present invention, stable operation can be performed even if the number of bits is small.
図は本発明の一例の構成図である。 (1)は入力端子、(2)は乗算回路、(3)は出力端子、(4)は
バーストピーク値検出回路、(5)、(11)は減算回路、
(6)、(13)は参照値の入力端子、(7)は加算回路、(8)、
(10)は記憶用のＤフリップフロップ、(9)は水平パルス
の入力端子、(12)は比較回路である。The figure is a block diagram of an example of the present invention. (1) is an input terminal, (2) is a multiplication circuit, (3) is an output terminal, (4) is a burst peak value detection circuit, (5) and (11) are subtraction circuits,
(6), (13) are reference value input terminals, (7) is an adder circuit, (8),
(10) is a D flip-flop for storage, (9) is a horizontal pulse input terminal, and (12) is a comparison circuit.
Claims (1)
じて出力端子(3)に取り出され、この乗算回路(2)の出力
信号がバースト期間の最大及び最小のピーク値を検出す
る検出回路(4)に供給され、この検出された値の平均値
が減算回路(5)に供給されて入力端子(6)に供給される第
１の参照値から減算され、この減算出力が加算回路(7)
に供給され、この加算回路(7)からの信号が記憶用のＤ
フリップフロップ(8)に供給されて入力端子(9)から供給
される水平パルスのタイミングで記憶され、この第１の
記憶値（制御値）が加算回路(7)に供給されて減算回路
(5)からの値に加算されると共に、Ｄフリップフロップ
(8)からの第１の記憶値（制御値）が記憶用のＤフリッ
プフロップ(10)に供給され、このＤフリップフロップ(1
0)の入力側の第１の記憶値と出力側の第２の記憶値とが
減算回路(11)に供給され、この減算回路(11)からの２つ
の値の差の絶対値が比較回路(12)に供給されて入力端子
(13)に供給される第２の参照値と比較され、減算回路(1
1)からの差が入力端子(13)に供給される第２の参照値よ
り大きいとき比較回路(12)からＤフリップフロップ(10)
に書き込み制御信号を供給する動作をなすと共に、入力
端子(9)から供給される水平パルスがＤフリップフロッ
プ(8)、(10)のクロック端子に供給され、この水平パル
スのタイミングでＤフリップフロップ(8)の第１の記憶
値（制御値）がＤフリップフロップ(10)に書き込まれ、
このＤフリップフロップ(10)の第２の記憶値が乗算回路
(2)に供給されるようにしたＡＣＣ回路において、検出
回路(4)からの平均値が入力端子(6)に供給される第１の
参照値より大きいときは減算回路(5)からの出力を負と
する動作が行われてこの出力が加算回路(7)に供給さ
れ、加算回路(7)はＤフリップフロップ(8)に予め記憶さ
れていた第１の記憶値（制御値）に減算回路(5)からの
負の値を加算せしめることによって制御値を小となし、
検出回路(4)からの平均値が入力端子(6)に供給される第
１の参照値より小さいときは減算回路(5)からの出力を
正とする動作が行われてこの出力が加算回路(7)に供給
され、加算回路(7)はＤフリップフロップ(8)に予め記憶
されていた第１の記憶値（制御値）に減算回路(5)から
の正の値を加算せしめることによって制御値を大とな
し、この制御値がＤフリップフロップ(10)に記憶され、
この制御値とＤフリップフロップ(10)に記憶されていた
１つ前の制御値とが減算回路(11)に供給されることによ
って減算回路(11)はこれらの差を出力し、この減算回路
(11)からの差の出力と入力端子(13)に供給される第２の
参照値とが比較回路(12)で比較され、減算回路(11)から
の差の出力が入力端子(13)に供給される第２の参照値よ
り大なるときは比較回路(12)からＤフリップフロップ(1
0)に供給される信号によってＤフリップフロップ(10)に
記憶された値が新たな値に書き換えられ、このＤフリッ
プフロップ(10)の出力値が乗算回路(2)に供給されてク
ロマ信号のレベルが制御されることを特徴とするＡＣＣ
回路。1. A signal from an input terminal (1) is taken out to an output terminal (3) through a multiplication circuit (2), and the output signal of this multiplication circuit (2) detects the maximum and minimum peak values of a burst period. Is supplied to the detection circuit (4), the average value of the detected values is supplied to the subtraction circuit (5) and is subtracted from the first reference value supplied to the input terminal (6), and the subtraction output is Adder circuit (7)
The signal from the adder circuit (7) is supplied to
It is stored at the timing of the horizontal pulse supplied to the flip-flop (8) and supplied from the input terminal (9), and the first stored value (control value) is supplied to the addition circuit (7) and the subtraction circuit
D flip-flop added to the value from (5)
The first storage value (control value) from (8) is supplied to the storage D flip-flop (10), and this D flip-flop (1
The first stored value on the input side and the second stored value on the output side of (0) are supplied to the subtraction circuit (11), and the absolute value of the difference between the two values from the subtraction circuit (11) is compared circuit. Input terminal supplied to (12)
It is compared with the second reference value supplied to (13) and the subtraction circuit (1
When the difference from 1) is larger than the second reference value supplied to the input terminal (13), the comparison circuit (12) to the D flip-flop (10)
The horizontal pulse supplied from the input terminal (9) is supplied to the clock terminals of the D flip-flops (8) and (10) while the write control signal is supplied to the D flip-flop. The first stored value (control value) of (8) is written in the D flip-flop (10),
The second stored value of the D flip-flop (10) is a multiplication circuit.
In the ACC circuit adapted to be supplied to (2), when the average value from the detection circuit (4) is larger than the first reference value supplied to the input terminal (6), the output from the subtraction circuit (5) Is performed and the output is supplied to the adder circuit (7), and the adder circuit (7) subtracts from the first stored value (control value) previously stored in the D flip-flop (8). Make the control value small by adding the negative value from the circuit (5),
When the average value from the detection circuit (4) is smaller than the first reference value supplied to the input terminal (6), the output from the subtraction circuit (5) is made positive and this output is added. Is supplied to (7), and the adder circuit (7) adds the positive value from the subtracter circuit (5) to the first stored value (control value) previously stored in the D flip-flop (8). The control value is set to be large, and this control value is stored in the D flip-flop (10),
By supplying this control value and the previous control value stored in the D flip-flop (10) to the subtraction circuit (11), the subtraction circuit (11) outputs these differences, and this subtraction circuit (11)
The difference output from (11) and the second reference value supplied to the input terminal (13) are compared in the comparison circuit (12), and the difference output from the subtraction circuit (11) is input terminal (13). When it is larger than the second reference value supplied to the D flip-flop (1
The value stored in the D flip-flop (10) is rewritten to a new value by the signal supplied to the (0), and the output value of the D flip-flop (10) is supplied to the multiplication circuit (2) to output the chroma signal. ACC characterized by controlled levels
circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113259A JPH0638666B2 (en) | 1983-06-23 | 1983-06-23 | ACC circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113259A JPH0638666B2 (en) | 1983-06-23 | 1983-06-23 | ACC circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS604395A JPS604395A (en) | 1985-01-10 |
| JPH0638666B2 true JPH0638666B2 (en) | 1994-05-18 |
Family
ID=14607614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113259A Expired - Lifetime JPH0638666B2 (en) | 1983-06-23 | 1983-06-23 | ACC circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638666B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537951A (en) * | 1991-07-29 | 1993-02-12 | Victor Co Of Japan Ltd | Digital acc circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3123038A1 (en) * | 1981-06-10 | 1982-12-30 | Siemens AG, 1000 Berlin und 8000 München | METHOD AND ARRANGEMENT FOR CONTROLLING THE DIGITAL CHROMINANCE SIGNAL OF A COLOR TELEVISION RECEIVER |
| DE3136216A1 (en) * | 1981-09-12 | 1983-03-31 | Philips Patentverwaltung Gmbh, 2000 Hamburg | CIRCUIT ARRANGEMENT FOR REGULATING THE AMPLITUDE OF THE COLOR SIGNAL |
-
1983
- 1983-06-23 JP JP58113259A patent/JPH0638666B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS604395A (en) | 1985-01-10 |
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