JPH0640587B2

JPH0640587B2 - 半導体記憶装置

Info

Publication number: JPH0640587B2
Application number: JP62058109A
Authority: JP
Inventors: 真一田中; 正幸堀; 周純戸澤; 和範金箱
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-13
Filing date: 1987-03-13
Publication date: 1994-05-25
Anticipated expiration: 2009-05-25
Also published as: JPS63224366A; DE3871823T2; EP0282023B1; EP0282023A2; KR910007375B1; EP0282023A3; KR880011928A; DE3871823D1

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は電気的にデータの消去及び書込みが可能な半
導体記憶装置に係り、特に全メモリセルを一括して消去
することができる半導体記憶装置に関する。

（従来の技術）フラッシュ型のＥ^２ＰＲＯＭ（Ｅlectrical Ｅrasable
Ｐrogrammable Ｒead Ｏnly Ｍemory ）は、書き込ま
れたデータを電気的に全ビット同時に消去する機能を備
えたものであり、紫外線消去型ＥＰＲＯＭと置換えられ
つつある。

このフラッシュ型のＥ^２ＰＲＯＭ（以下、ＦＥ^２ＰＲＯ
Ｍと称する）のメモリセルとして、従来では第７図に示
すようなものが知られている。

第７図において、30は例えばＰ型の半導体基板、31はフ
ィールド酸化膜、32はこのフィールド酸化膜31上に設け
られ、第１層目の多結晶シリコンで構成された消去ゲー
ト電極、33はゲート酸化膜、34はこのゲート酸化膜33上
に設けられ、第２層目の多結晶シリコンで構成された浮
遊ゲート電極である。この浮遊ゲート電極34の端部は絶
縁膜35を介して上記消去ゲート電極32と重なっている。
さらに浮遊ゲート電極34上には、絶縁膜36を介して第３
層目の多結晶シリコンで構成された制御ゲート電極37が
設けられている。なお、図示しないが、上記浮遊ゲート
電極34の両側に位置する基板30の表面にはＮ型拡散層か
らなるソース，ドレイン領域が設けられている。また、
図示しないが、制御ゲート電極37上には層間絶縁膜が積
層され、この層間絶縁膜には上記ソース，ドレイン領域
及び消去ゲート電極32と制御ゲート電極37に対して電圧
を供給するためのコンタクトホールが開口されており、
その上には例えばアルミニュームからなる金属配線が施
され、取出し電極が形成されている。

このようなメモリセルを備えたＦＥ^２ＰＲＯＭにおける
データの書込みは従来のＥＰＲＯＭの場合と同様に、メ
モリセルのドレイン領域（図示せず）と制御ゲート電極
37に共に高い電圧を印加し、浮遊ゲート電極34の下部に
位置するチャネルにホットエレクトロンを発生させるこ
とにより行なわれる。ここで発生したエレクトロンは、
制御ゲート電極37からの電界によって浮遊ゲート電極34
に注入される。浮遊ゲート電極34にエレクトロンが注入
されることによって、セルトランジスタの閾値電圧が上
昇する。

消去は、消去ゲート電極32に高電圧を印加し、消去ゲー
ト電極32と浮遊ゲート電極34と間の絶縁膜35に高電界を
加えることにより行なわれる。このとき、予め浮遊ゲー
ト電極34に注入されたエレクトロンは消去ゲート電極32
に放出され、セルトランジスタの閾値電圧は下降する。

データの読出しは、ドレインと制御ゲート電極37に一定
の電圧を印加することにより行なわれる。ここで、予め
データの書込みが行なわれ閾値電圧が上昇しているセル
トランジスタはオフ状態に、データの消去が行なわれ閾
値電圧が下降しているセルトランジスタはオン状態にそ
れぞれなり、このトランジスタのオン、オフ状態をデー
タの“１”レベル、“０”レベルに対応させている。

上記のように、データの消去を浮遊ゲート電極34から絶
縁膜35を介して消去ゲート電極32にエレクトロンを放出
することにより行なうようにしているので、消去特性は
絶縁膜35の膜厚、膜質や、この絶縁膜35を介して対向し
ている浮遊ゲート電極34と消去ゲート電極32の加工形状
などにより決定される。すなわち、消去を迅速に行なう
ためには、上記絶縁膜35の膜厚を薄くし、消去ゲート電
極32の加工法並びに絶縁膜35の形成方法を選択すること
により絶縁膜35の絶縁性を低くすることで実現できる。
しかしながら、このような方法を選択は、同時に誤書込
みや誤消去、絶縁膜35の破壊を誘発する要因となるた
め、容易に実施することはできない。

ＦＥ^２ＰＲＯＭの誤書込みは次のような要因で発生する
ことが知られている。例えば、データの書込み中には制
御ゲート電極37とドレインに高電圧が印加されている
が、書込みを行なっているセル以外にも制御ゲート電極
37に同じ高電圧が印加されているセルが存在する。これ
らのセルでは、浮遊ゲート電極34の電位があるレベルに
持上げられ、消去ゲート電極32との間に電界が発生す
る。一般に多結晶シリコン層で構成された電極にはアス
ペリティと称される凹凸が発生することが知られてお
り、このアスペリティが発生している電極間に生じるリ
ーク電流はアスペリティが少ない側から多い側への方が
大きくなることも知られている。従って、絶縁膜35を介
してエレクトロンが浮遊ゲート電極34に注入されてしま
う場合がある。これが、三層の多結晶シリコン層構造に
起因するＦＥ^２ＰＲＯＭ特有の誤書込みである。

以上のことから、ＦＥ^２ＰＲＯＭのメモリセルで使用さ
れる絶縁膜として要求される特性は、消去方向のリーク
電流は流れ易いが、逆の書込み方向はリーク電流が流れ
難いことである。その意味から、第７図の従来セルは必
ずしも良好なセルとはいえない。

そこで、さらに従来では第８図の断面図に示すようなメ
モリセルが開発されている。このセルは、第１層目の多
結晶シリコンで浮遊ゲート電極34を構成し、第２層目の
多結晶シリコンで消去ゲート電極32を構成するようにし
たものである。従って、浮遊ゲート電極34と消去ゲート
電極32とが重なっている部分では、消去ゲート電極32が
上側となるように配置されている。このため、浮遊ゲー
ト電極34上には比較的多くのアスペリティが発生し、両
電極34、32間に生じるリーク電流はアスペリティが比較
的少ない消去ゲート電極側から比較的多い浮遊ゲート電
極側への方が大きくなる。従って、このセルでは誤書込
みが抑制され、消去特性が改善される。

ところが、前記第７図のセルを含めこのセルでは、特に
消去ゲート電極32及び制御ゲート電極37を配線としても
使用するようにしているので、それぞれの電極を構成す
る多結晶シリコン層には抵抗値を低減させるために不純
物、例えばリン（Ｐ）原子が６×１０^２０／ｃｍ^３、す
なわちリンの固溶限程度の高濃度で導入されている。同
様に浮遊ゲート電極34を構成する多結晶シリコン層にも
リン原子が固溶限程度に導入されている。

このため、浮遊ゲート電極34の上面に発生するアスペリ
ティの程度は穏やかとなり、表面状態は比較的なめらか
である。この結果、第８図のセルでも誤書込み特性及び
消去特性があまり改善されていないという問題がある。

（発明が解決しようとする問題点）このように従来の半導体記憶装置では、誤書込み特性及
び消去特性が良好でないという欠点がある。そこで、こ
の発明は誤書込み特性及び消去特性を改善することがで
きる半導体記憶装置を提供することを目的とする。

［発明の構成］（問題点を解決するための手段と作用）この発明の半導体記憶装置は、少なくとも消去ゲート電
極導体層と対向した部分における浮遊ゲート電極導体層
の含有不純物濃度を消去ゲート電極導体層の含有不純物
濃度よりも低く設定するようにしている。

このように浮遊ゲート電極導体層の含有不純物濃度を消
去ゲート電極導体層の含有不純物濃度よりも低く設定す
ることにより浮遊ゲート電極導体層の上面に多数のアス
ペリティを発生させ、消去ゲート電極導体層との対向部
分において消去ゲート電極導体層から浮遊ゲート電極導
体層に向かって発生するリーク電流を増加させることに
より消去特性を向上させている。他方、消去ゲート電極
導体層との対向部分において浮遊ゲート電極導体層から
消去ゲート電極導体層に向かって発生するリーク電流は
増加せず、これにより誤書込みが発生し難くしている。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明をＦＥ^２ＰＲＯＭに実施した場合のメ
モリセルの構成を示すパターン平面図であり、第２図は
第１図中Ａ−Ａ′線に沿った拡大断面図である。第１図
及び第２図において、10は例えばＰ型の半導体基板であ
る。この基板10上には、隣接するセルどうしを互いに分
離するためのフィールド酸化膜11が形成されている。そ
して、このフィールド酸化膜11で分離された素子領域内
のチャネル領域に対応した基板10上には、ＭＯＳトラン
ジスタのゲート酸化膜12が形成されている。さらにこの
ゲート酸化膜12上には、第１層目の多結晶シリコンで構
成された浮遊ゲート電極13が形成されており、この浮遊
ゲート電極13の両端部は上記フィールド酸化膜11上まで
延長されている。

また、上記フィールド酸化膜11上において、上記浮遊ゲ
ート電極13の端部には絶縁膜14を介して、第２層目の多
結晶シリコンで構成された消去ゲート電極15が重なって
いる。この消去ゲート電極15は、第１図中横方向で隣接
している２個のセルの浮遊ゲート電極13と重なってい
る。さらに浮遊ゲート電極13上及び消去ゲート電極15上
には、酸化膜（ＳｉＯ_２）17Ａ、窒化膜（ＳｉＮ）17Ｂ
及び酸化膜（ＳｉＯ_２）17Ｃからなる三層構造膜17を介
して、第３層目の多結晶シリコンで構成された制御ゲー
ト電極18が連続的に設けられている。また、上記各浮遊
ゲート電極13の両側に位置する素子領域表面にはＮ型拡
散層からなるソース領域19及びドレイン領域20が分離し
て設けられており、ソース領域19は全てのセルに対して
共通にされている。また、図示しないが、制御ゲート電
極18上には層間絶縁膜が積層され、この層間絶縁膜には
上記ソース，ドレイン領域19、20及び消去ゲート電極15
と制御ゲート電極18に対して電圧を供給するためのコン
タクトホールが開口されており、その上には例えばアル
ミニュームからなる金属配線が施され、取出し電極が形
成されている。

ここで、上記消去ゲート電極15及び制御ゲート電極18は
多数のセル間に渡って設けられており、それぞれを配線
としても使用するので、それぞれの電極15、18を構成す
る多結晶シリコン層には抵抗値を低減させるために不純
物、例えばリン原子が６×１０^２０／ｃｍ^３以上、すな
わちリンの固溶限程度の高濃度で導入されている。ま
た、浮遊ゲート電極13を構成する第１層目の多結晶シリ
コン層にもリン原子が導入されているが、消去ゲート電
極15と対向している領域13Ａのみが電極15、18それぞれ
よりも充分に低い６×１０^２０／ｃｍ^３未満、例えば１
×１０^２０／ｃｍ^３〜４×１０^２０／ｃｍ^３の範囲の濃
度にされており、消去ゲート電極13の領域13Ａ以外の領
域では電極15、18と同様に６×１０^２０／ｃｍ^３以上の
高濃度にされている。

ところで、浮遊ゲート電極13上に設けられた絶縁膜14は
浮遊ゲート電極13を構成する多結晶シリコン層を酸化す
ることによって得るようにしている。そして、固溶限ま
で充分にリンを含有した多結晶シリコン層はその後の酸
化で表面アスペリティが非常に少なくなり。表面は滑ら
かになる。これに比べ、リン濃度が６×１０^２０／ｃｍ
^３未満になると、その後の酸化で表面に急速にアスペリ
ティが発生する。これは、リン濃度が場所によって異な
るため、酸化速度が多結晶シリコン層の表面で一定しな
いことが原因と考えられる。

従って、浮遊ゲート電極13の消去ゲート電極15と対向し
ている領域13Ａの表面には多数のアスペリティが発生し
ている。このため、領域13Ａでは電界の集中が発生し、
その他の平坦面よりも低い電界でリーク電流が発生す
る。すなわち、この実施例のセルでは消去ゲート電極15
から浮遊ゲート電極13に向かって発生するリーク電流が
増加する。このことは、エレクトロンについていえば、
浮遊ゲート電極13から消去ゲート電極15の方向に流れ易
くなり、これにより消去特性が向上する。

他方、浮遊ゲート電極13から消去ゲート電極15に向かっ
て発生するリーク電流は増加せず、浮遊ゲート電極13か
ら消去ゲート電極15の方向にエレクトロンが流れ難くな
るので、誤書込みは発生し難くなる。

第３図は上記実施例のセル及び従来装置のセルそれぞれ
における浮遊ゲート電極と消去ゲート電極との間のリー
ク電流特性を示す特性図であり、横軸には浮遊ゲート電
極と消去ゲート電極との間の電圧（Ｖ）を、縦軸にはリ
ーク電流（Ａ）をそれぞれとったものである。

この第３図において、特性曲線ａ，ｂ，ｃはそれぞれ消
去ゲート電極側を正極性とする電圧を印加したときのも
のであり、かつ曲線ａ，ｂ，ｃは前記領域13Ａのリン濃
度を６×１０^２０／ｃｍ^３、４×１０^２０／ｃｍ^３、２
×１０^２０／ｃｍ^３としたときのものである。他方、特
性曲線，，はそれぞれ浮遊ゲート電極側を正極性
とする電圧を印加したときのものであり、かつ曲線，
，は前記領域13Ａのリン濃度を６×１０^２０／ｃｍ
^３、４×１０^２０／ｃｍ^３、２×１０^２０／ｃｍ^３とし
たときのものである。

ここで、特性曲線ａとが従来セルのものであり、特性
曲線ｂと及び特性曲線ｃとがそれぞれ上記実施例の
ものである。図示のように、前記領域13Ａのリン濃度の
低下に伴い、消去ゲート電極から浮遊ゲート電極に流れ
る方向のリーク電流は増加していく。この方向のリーク
電流は、浮遊ゲート電極からエレクトロンを消去ゲート
電極に放出する際に寄与する電流である。この結果、前
記領域13Ａのリン濃度を低下させることにより消去特性
が向上する。他方、領域13Ａのリン濃度の低下に伴い、
浮遊ゲート電極から消去ゲート電極に流れる方向のリー
ク電流の増加はわずかである。この方向のリーク電流
は、浮遊ゲート電極にエレクトロンを注入する誤書込み
に寄与する電流である。ところが、このリーク電流の増
加はわずかであり、この結果、誤書込みの発生は抑制す
ることができる。実際のＦＥ^２ＰＲＯＭのセルでは、リ
ン濃度が低下していくと誤書込み不良率が減少していく
ことが確認されている。これは、リン濃度が低いと消去
特性が向上するために浮遊ゲート電極13にホールが残
り、誤書込みにより多少のエレクトロンが注入されても
ホールと相殺されて不良にならないからである。

第４図は上記実施例のセルにおける浮遊ゲート電極と消
去ゲート電極との間のリーク電流特性を示す特性図であ
り、横軸には浮遊ゲート電極13の領域13Ａにおけるリン
濃度（個／ｃｍ^３）を、縦軸にはリーク電流（Ａ）をそ
れぞれとったものである。

図中の特性曲線Ｉは、消去ゲート電極15を正極、浮遊ゲ
ート電極13を負極性として両電極間に２５Ｖの電圧を印
加したときに、消去ゲート電極15から浮遊ゲート電極13
に流れるリーク電流変化を示すものである。この特性か
ら明らかなように、前記領域13Ａのリン濃度の低下に伴
いリーク電流は増加し、これに伴って消去特性が向上す
る。

図中の特性曲線IIは、浮遊ゲート電極13を正極、消去ゲ
ート電極15を負極性として両電極間に２５Ｖの電圧を印
加したときに、浮遊ゲート電極13から消去ゲート電極15
に流れるリーク電流変化を示すものである。この特性か
ら明らかなように、前記領域13Ａのリン濃度の低下に伴
うリーク電流の増加はわずかである。

また、リン濃度が６×１０^２０／ｃｍ^３程度のときに
は、浮遊ゲート電極13から消去ゲート電極15に流れるリ
ーク電流と、消去ゲート電極15から浮遊ゲート電極13に
流れるリーク電流との電流差が少なくなっている。そし
て、この差が２桁以下になると特性及び歩留りが劣化す
ることが知られている。ところが、リン濃度が４×１０^２０／ｃｍ^３〜２×１０^２０／ｃｍ^３の範囲に
なるとこの電流差が充分に拡大されるので、特性及び歩
留りの劣化を防止することができる。

上記のような構造は次のような工程を経て形成される。
まず、基板10上にフィールド酸化膜11を形成した後、第
１層目の多結晶シリコンを堆積し、これにリンを拡散さ
せる。次に、Ｏ_２が２０％でＮ_２が８０％の雰囲気中
で、温度１０００℃、時間３０分の熱酸化を行ない、酸
化膜14を厚さ３５０Åで形成する。次に、第２層目の多
結晶シリコンを堆積し、これにリン拡散を行なった後、
ケミカル・ドライ・エッチング法によりパターニングし
て消去ゲート電極15を形成する。次に、Ｏ_２が５０％で
Ｎ_２が５０％の雰囲気中で、温度１０００℃、時間３０
分の熱酸化を行ない、酸化膜17Ａを厚さ４００Åで形成
する。次に、温度７００℃、時間２０分のＣＶＤ（化学
的気相成長法）により窒化膜17Ｂを厚さ１５０Åに形成
する。次に、ウェット雰囲気中で、温度１０００℃、時
間５０分の熱酸化を行ない、酸化膜17Ｃを厚さ５０Åに
形成する。次に、第３層目の多結晶シリコンを堆積し、
これにリン拡散を行ない、さらにパターニングして制御
ゲート電極18を形成する。

また、領域13Ａのみのリン濃度を低くする工程は次の通
りである。まず、第５図に示すように、フィールド酸化
及びゲート酸化工程を経た後に第１層目の多結晶シリコ
ンを全面に堆積し、次にこれをパターニングして浮遊ゲ
ート電極13を形成する。続いて、前記領域13Ａに相当す
る部分をイオン注入用マスク21で覆い、この後、浮遊ゲ
ート電極13に対してリンのイオン注入を行なう。

次に第６図に示すように、上記マスク21を除去した後、
再び浮遊ゲート電極13に対してリンのイオン注入を行な
う。このときのイオン注入によって、領域13Ａの濃度が
１×１０^２０／ｃｍ^３〜４×１０^２０／ｃｍ^３の範囲と
なるように調整する。このようにして、浮遊ゲート電極
13の領域13Ａの濃度のみが１×１０^２０／ｃｍ^３〜４×
１０^２０／ｃｍ^３の範囲に設定される。

なお、この発明は上記実施例に限定されるものではなく
種々の変形可能であることはいうまでもない。例えば上
記実施例では、浮遊ゲート電極13の一部の領域13Ａのリ
ン濃度のみを消去ゲート電極15のリン濃度よりも低く設
定する場合について説明したが、これは浮遊ゲート電極
全体のリン濃度を一様に消去ゲート電極15よりも低く設
定してもよい。ただし、この場合には制御ゲート電極18
から浮遊ゲート電極13への方向のリーク電流が増加し、
浮遊ゲート電極13におけるエレクトロンの保持特性が悪
化する恐れがある。ところが、両者間に設けられている
絶縁膜は、酸化膜17Ａ、窒化膜17Ｂ及び酸化膜17Ｃから
なる三層膜構造のものであるため、保持特性の悪化を防
止することができる。

［発明の効果］以上説明したようにこの発明によれば、誤書込み特性及
び消去特性を改善することができる半導体記憶装置を提
供することができる。

【図面の簡単な説明】

第１図はこの発明をＦＥ^２ＰＲＯＭに実施した場合のメ
モリセルの構成を示すパターン平面図、第２図は第１図
のメモリセルの拡大断面図、第３図及び第４図はそれぞ
れ上記実施例を説明するための特性曲線図、第５図及び
第６図はそれぞれ上記実施例のセルを製造する際の工程
を示す断面図、第７図及び第８図はそれぞれ従来セルの
断面図である。 10……Ｐ型の半導体基板、11……フィールド酸化膜、12
……ゲート酸化膜、13……浮遊ゲート電極、14……絶縁
膜、15……消去ゲート電極、17……三層構造膜、17Ａ…
…酸化膜、17Ｂ……窒化膜、17Ｃ……酸化膜、18……制
御ゲート電極、19……ソース領域、20……ドレイン領
域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者金箱和範神奈川県川崎市幸区小向東芝町１番地株式会社東芝多摩川工場内 (56)参考文献特開昭61−225872（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、上記基板上に第１の絶縁膜を介して設けられ所定濃度の
不純物を含有する浮遊ゲート電極導体層と、一部が上記浮遊ゲート電極導体層と対向するように第２
の絶縁膜を介してこの浮遊ゲート電極導体層上に設けら
れ所定濃度の不純物を含有する消去ゲート電極導体層
と、上記浮遊ゲート電極導体層上に第３の絶縁膜を介して設
けられた制御ゲート電極導体層とを具備し、少なくとも上記消去ゲート電極導体層との対向部分にお
ける上記浮遊ゲート電極導体層の含有不純物濃度が上記
消去ゲート電極導体層の含有不純物濃度よりも低く設定
され、この含有不純物濃度の低い部分の上記浮遊ゲート
電極導体層の上面に多数の凹凸が形成されていることを
特徴とする半導体記憶装置。
【請求項２】前記浮遊ゲート電極導体層全体の含有不純
物濃度が前記消去ゲート電極導体層の含有不純物濃度よ
りも低く設定されている特許請求の範囲第１項に記載の
半導体記憶装置。
【請求項３】前記浮遊ゲート電極導体層、消去ゲート電
極導体層及び制御ゲート電極導体層それぞれが多結晶シ
リコンで構成されており、かつ浮遊ゲート電極導体層、消去ゲート電極導体層及び
制御ゲート電極導体層それぞれに含有される不純物がリ
ン原子である特許請求の範囲第１項に記載の半導体記憶
装置。
【請求項４】前記消去ゲート電極導体層と前記制御ゲー
ト電極導体層との間には、酸化膜、窒化膜及び酸化膜か
らなる三層構造膜の第４の絶縁膜が存在している特許請
求の範囲第１項に記載の半導体記憶装置。
【請求項５】前記第３の絶縁膜が酸化膜、窒化膜及び酸
化膜からなる三層構造膜で構成されている特許請求の範
囲第１項に記載の半導体記憶装置。