JPH0644206B2 - Constant voltage circuit for semiconductor integrated circuit - Google Patents
Constant voltage circuit for semiconductor integrated circuitInfo
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- JPH0644206B2 JPH0644206B2 JP61142541A JP14254186A JPH0644206B2 JP H0644206 B2 JPH0644206 B2 JP H0644206B2 JP 61142541 A JP61142541 A JP 61142541A JP 14254186 A JP14254186 A JP 14254186A JP H0644206 B2 JPH0644206 B2 JP H0644206B2
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Description
【発明の詳細な説明】 〔概要〕 本発明は半導体集積回路の定電圧回路であって、保護用
トランジスタを設けることにより、電源遮断時の出力用
トランジスタの破壊を防止する。DETAILED DESCRIPTION OF THE INVENTION [Outline] The present invention is a constant voltage circuit of a semiconductor integrated circuit, and by providing a protection transistor, destruction of the output transistor at the time of power-off is prevented.
本発明は、半導体集積回路で構成された定電圧回路であ
って、特に半導体集積回路の定電圧回路内の出力用トラ
ンジスタが破壊を防止して保護する回路に関する。The present invention relates to a constant voltage circuit composed of a semiconductor integrated circuit, and more particularly to a circuit in which an output transistor in the constant voltage circuit of the semiconductor integrated circuit prevents damage and protects it.
従来より、バイポーラトランジスタを用いた半導体集積
回路で、出力電圧を一定に制御する定電圧回路が構成さ
れている。Conventionally, a semiconductor integrated circuit using a bipolar transistor constitutes a constant voltage circuit for controlling an output voltage constant.
バイポーラトランジスタではPN接合に逆方向の過電流
が流れると破壊してしまうおそれがあり、定電圧回路を
構成するバイポーラトランジスタのPN接合に逆方向電
流が流れないような回路構成とする必要がある。A bipolar transistor may be destroyed if a reverse overcurrent flows through the PN junction, and it is necessary to have a circuit configuration in which a reverse current does not flow through the PN junction of the bipolar transistor forming the constant voltage circuit.
第4図は従来の定電圧回路の一例の回路図を示す。同図
中、入力端子10には電源電圧VINが印加される。定
電流源11は出力用のトランジスタTr1のベース電流
を供給するものである。例えば出力端子12に接続され
た負荷が大きく、出力電圧V0が低くなると、出力電圧
V0の抵抗R2,R3による分圧電圧も低下し、この分
圧電圧を電圧源13よりの基準電圧VRと差動増幅して
いる演算増幅器14の出力電圧が上昇し、定電流源11
よりトランジスタTr1のベースに供給される電流が増
加して出力電圧V0が一定値まで上昇せしめられる。FIG. 4 shows a circuit diagram of an example of a conventional constant voltage circuit. In the figure, the power supply voltage V IN is applied to the input terminal 10. The constant current source 11 supplies the base current of the output transistor Tr 1 . For example, when the load connected to the output terminal 12 is large and the output voltage V 0 is low, the divided voltage of the output voltage V 0 by the resistors R 2 and R 3 is also reduced, and this divided voltage is the reference voltage from the voltage source 13. the output voltage of the operational amplifier 14 is the voltage V R and the differential amplifier is increased, the constant current source 11
As a result, the current supplied to the base of the transistor Tr 1 increases and the output voltage V 0 is raised to a constant value.
また、トランジスタTr1のコレクタより出力される負
荷電流が過大となると、抵抗R1による電圧降下でトラ
ンジスタTr2が導通し、ダイオードD1を介してトラ
ンジスタTr1のコレクタ電流が流れることによって、
トランジスタTr1のベース電流が減少し、負荷電流が
抑制される。Further, when the load current output from the collector of the transistor Tr 1 becomes excessive, the transistor Tr 2 becomes conductive due to the voltage drop due to the resistor R 1 , and the collector current of the transistor Tr 1 flows through the diode D 1 ,
The base current of the transistor Tr 1 is reduced and the load current is suppressed.
図中、破線で囲まれる部分は半導体集積回路15で構成
され、出力端子12には出力電圧V0を安定化するコン
デンサCLが接続されている。In the figure, the portion surrounded by the broken line is composed of the semiconductor integrated circuit 15, and the output terminal 12 is connected with the capacitor C L for stabilizing the output voltage V 0 .
半導体集積回路15内の各回路の動作電源は入力端子1
0の電源電圧VINから得ている。The operation power source of each circuit in the semiconductor integrated circuit 15 is the input terminal 1
It is derived from a power supply voltage V IN of zero.
このため、電源を遮断して入力端子10の電圧が0Vに
おちると、演算増幅器14の出力端子、即ちトランジス
タTr1のベースが0Vとなる。しかし、コンデンサC
Lには電荷が蓄積されているため、トランジスタTr1
のエミッタ・ベース間が逆バイアスされて逆方向電流が
流れ、トランジスタTr1が破壊してしまうという問題
点があった。Therefore, when the power supply is cut off and the voltage of the input terminal 10 falls to 0V, the output terminal of the operational amplifier 14, that is, the base of the transistor Tr 1 becomes 0V. However, the capacitor C
Since the electric charge is accumulated in L , the transistor Tr 1
There is a problem in that the transistor Tr 1 is destroyed because the reverse current flows between the emitter and the base of the transistor due to reverse bias.
本発明は、このような点にかんがみてなされたもので、
簡単な構成で出力用トランジスタの破壊を防止する半導
体集積回路の定電圧回路を提供することを目的とする。The present invention has been made in view of these points,
It is an object of the present invention to provide a constant voltage circuit for a semiconductor integrated circuit which prevents the output transistor from being destroyed with a simple configuration.
本発明になる半導体集積回路の定電圧回路は、エミッタ
を出力端子(12)に接続され、ベースを出力用トラン
ジスタ(Tr1)のベースに接続され、コレクタを接地
されており、出力用トランジスタ(Tr1)が逆バイア
スされたとき導通して出力用トランジスタ(Tr1)を
保護する保護用トランジスタ(Tr3)を有し、保護用
トランジスタ(Tr3)は、出力用トランジスタ(Tr
1)と出力端子との間に保護用トランジスタ(Tr3)
のエミッタ領域と領域を共有して設けられる抵抗
(R1)の素子形成領域(23)を出力用トランジスタ
(Tr1)のベースに接続して同電位とし、抵抗
(R1)の領域と素子形成領域(23)と接地された素
子分離領域(24)とにより等価的に構成する。A constant voltage circuit of a semiconductor integrated circuit according to the present invention has an emitter connected to an output terminal (12), a base connected to a base of an output transistor (Tr 1 ), a collector grounded, and an output transistor ( tr 1) has a protection transistor to protect the conductive to the output transistor (Tr 1) when reverse biased (Tr 3), the protection transistor (Tr 3), the output transistor (Tr
1 ) between the output terminal and the protection transistor (Tr 3 )
The element formation region (23) of the resistor (R 1 ) which is provided in common with the emitter region of the transistor is connected to the base of the output transistor (Tr 1 ) to have the same potential, and the region of the resistor (R 1 ) and the element The formation region (23) and the element isolation region (24) grounded are equivalently configured.
本発明においては、半導体集積回路の電源が遮断されて
出力用トランジスタのPN接合が逆バイアスされたとき
保護用トランジスタが導通し、出力端子に接続されるコ
ンデンサに蓄積された電荷が放電され、出力用トランジ
スタの破壊が防止されると共に、新たに素子形成領域を
設けることなく保護用トランジスタを形成することがで
きる。According to the present invention, when the power supply of the semiconductor integrated circuit is cut off and the PN junction of the output transistor is reverse-biased, the protection transistor becomes conductive, the charge accumulated in the capacitor connected to the output terminal is discharged, and the output The protection transistor can be prevented from being destroyed, and the protection transistor can be formed without newly providing an element formation region.
第1図は本発明になる定電圧回路の原理図を示す。同図
中、第4図と同一部分には同一符号を付し、その説明を
省略する。FIG. 1 shows a principle diagram of a constant voltage circuit according to the present invention. In the figure, those parts which are the same as those corresponding parts in FIG. 4 are designated by the same reference numerals, and a description thereof will be omitted.
第1図において、保護用のPNP型トランジスタTr3
のエミッタは出力端子12に接続され、コレクタは接地
され、ベースは演算増幅器14の出力端子に接続されて
いる。このトランジスタTr3は電源遮断時にコンデン
サCLを放電させるためのものである。In FIG. 1, a PNP transistor Tr 3 for protection is used.
The emitter is connected to the output terminal 12, the collector is grounded, and the base is connected to the output terminal of the operational amplifier 14. The transistor Tr 3 is for discharging the capacitor C L when the power is cut off.
端子10に電源電圧VINが印加され、定電流源11、
演算増幅器14、トランジスタTr1等が動作を行なっ
ているときは、演算増幅器14の出力電圧が0V以上の
電圧であり、トランジスタTr3のベース・エミッタ間
電圧はトランジスタTr3が導通するだけの値(例えば
0.7V)になっておらず、トランジスタTr3は動作し
ない。The power supply voltage V IN is applied to the terminal 10, and the constant current source 11,
Operational amplifier 14, when the transistor Tr 1 or the like is performing the operation is a voltage output voltage is 0V or more of the operational amplifier 14, only the value base-emitter voltage of the transistor Tr 3 is turned the transistor Tr 3 (For example
0.7V), the transistor Tr 3 does not operate.
ここで、電源が遮断され、端子10の電圧が0Vにおち
ると、演算増幅器14の出力電圧が0Vとなり、かつ出
力端子12の電圧はコンデンサCLにより略電圧V0に
保持されているため、トランジスタTr3のベース・エ
ミッタ間電圧が例えば0.7V以上となる。これによっ
て、トランジスタTr3が導通し、コンデンサCLに蓄
積されている電荷はトランジスタTr3を介して放電さ
れる。Here, when the power supply is cut off and the voltage of the terminal 10 falls to 0V, the output voltage of the operational amplifier 14 becomes 0V, and the voltage of the output terminal 12 is held at approximately the voltage V 0 by the capacitor C L. The base-emitter voltage of the transistor Tr 3 becomes, for example, 0.7 V or higher. As a result, the transistor Tr 3 is turned on, and the electric charge accumulated in the capacitor C L is discharged via the transistor Tr 3 .
これによって、トランジスタTr1の破壊が防止されて
保護される。また、保護用のトランジスタTr3を追加
するだけで回路構成が簡単である。This prevents the transistor Tr 1 from being broken and protected. It is also easy as the circuit configuration Add transistor Tr 3 for protection.
第2図は本発明回路の一実施例の回路図を示す。同図
中、第4図と同一部分には同一符号を付し、その説明を
省略する。FIG. 2 shows a circuit diagram of an embodiment of the circuit of the present invention. In the figure, those parts which are the same as those corresponding parts in FIG. 4 are designated by the same reference numerals, and a description thereof will be omitted.
第2図において、半導体集積回路15内に構成された抵
抗R1の素子形成領域は、第3図に示す如く、トランジ
スタTr1のベースに接続されている。In FIG. 2, the element forming region of the resistor R 1 formed in the semiconductor integrated circuit 15 is connected to the base of the transistor Tr 1 as shown in FIG.
第3図は半導体集積回路15の上記トランジスタTr1
と抵抗R1との部分の断面図を示す。第3図において、
P型の基板20にn+型の埋込層21が形成され、更に
エピタキシャル成長によりn型の素子形成領域22、2
3が形成されている。素子形成領域22,23はP+型
の素子分離領域24によって他の素子形成領域と分離さ
れている。FIG. 3 shows the transistor Tr 1 of the semiconductor integrated circuit 15.
3 is a sectional view of a portion of the resistor R 1 and the resistor R 1 . In FIG.
An n + type buried layer 21 is formed on a P type substrate 20, and further n type element formation regions 22 and 2 are formed by epitaxial growth.
3 is formed. The element formation regions 22 and 23 are separated from other element formation regions by a P + -type element isolation region 24.
素子形成領域22には、P型領域25及びn+型領域2
6が設けられ、更にP型領域25内にn+型領域27が
設けられ、P型領域25、n+型領域26,27に夫々
電極28,29,30が設けられる。なお、31は絶縁
層である。この素子形成領域22は電極28,29,3
0が夫々ベース、コレクタ,エミッタとする第2図示の
NPN型のトランジスタTr1を形成しており、電極2
8は演算増幅器14の出力端子と接続され、電極29は
端子10に接続され、電極30は抵抗R1の一端つまり
後述する電極34に接続されている。The element formation region 22 includes a P-type region 25 and an n + -type region 2
6 is provided, an n + type region 27 is further provided in the P type region 25, and electrodes 28, 29 and 30 are provided in the P type region 25 and n + type regions 26 and 27, respectively. In addition, 31 is an insulating layer. The element forming region 22 is composed of electrodes 28, 29, 3
0 forms a second illustrated NPN-type transistor Tr 1 having a base, a collector and an emitter, respectively, and an electrode 2
8 is connected to the output terminal of the operational amplifier 14, the electrode 29 is connected to the terminal 10, and the electrode 30 is connected to one end of the resistor R 1 , that is, the electrode 34 described later.
素子形成領域23にはP型領域32及びn+型領域33
が設けられ、P型領域32の両端に電極34,35が設
けられ、n+型領域33に電極36が設けられる。P型
領域32は第2図示の抵抗R1を形成しており、電極3
4はトランジスタTr1のエミッタである電極30に接
続され、電極35は出力端子12に接続されている。In the element formation region 23, the P-type region 32 and the n + -type region 33 are provided.
Is provided, electrodes 34 and 35 are provided at both ends of the P-type region 32, and an electrode 36 is provided at the n + -type region 33. The P-type region 32 forms the resistance R 1 shown in FIG.
4 is connected to the electrode 30 which is the emitter of the transistor Tr 1 , and the electrode 35 is connected to the output terminal 12.
一般に電極36は端子10に接続されて素子形成領域の
電位は電源電圧VINとされるが、本実施例では、電極
36はトランジスタTr1のベースである電極28に接
続される。また、素子分離領域24に設けられた電極3
7は接地されている。Generally, the electrode 36 is connected to the terminal 10 and the potential of the element formation region is the power supply voltage V IN , but in the present embodiment, the electrode 36 is connected to the electrode 28 which is the base of the transistor Tr 1 . In addition, the electrode 3 provided in the element isolation region 24
7 is grounded.
ここで、素子形成領域23は、n型領域33をベースと
し、P型領域32をエミッタとし、P+型の素子分離領
域24をコレクタとするサブストレートPNP型トラン
ジスタを構成している。また、n+型領域の電極36が
トランジスタTr1のベースに接続され、P型領域の電
極35が出力端子12に接続され、素子分離領域24が
電極37により接地されているために、素子形成領域2
3及び素子分離領域24のサブストレートPNP型トラ
ンジスタ又は第1図示の回路のトランジスタTr3と同
一の動作を行なう。つまり第2図示の回路は第1図示の
回路と等価である。Here, the element formation region 23 constitutes a substrate PNP transistor having the n-type region 33 as a base, the P-type region 32 as an emitter, and the P + -type element isolation region 24 as a collector. Further, since the electrode 36 in the n + type region is connected to the base of the transistor Tr 1 , the electrode 35 in the P type region is connected to the output terminal 12, and the element isolation region 24 is grounded by the electrode 37, the element formation is performed. Area 2
3 and the substrate PNP type transistor of the element isolation region 24 or the transistor Tr 3 of the circuit shown in the first figure performs the same operation. That is, the circuit shown in the second diagram is equivalent to the circuit shown in the first diagram.
従って第2図示の回路は原理図とまったく同一の動作を
行ない、電源遮断時のトランジスタTr1の破壊が防止
される。上記の一実施例においては、トランジスタTr
3用の素子形成領域を設ける必要がなく、回路構成が非
常に簡単である。Therefore, the circuit shown in FIG. 2 performs exactly the same operation as the principle diagram, and prevents the transistor Tr 1 from being broken when the power is cut off. In the above embodiment, the transistor Tr
It is not necessary to provide an element forming region for 3 and the circuit configuration is very simple.
上述の如く、本発明によれば、保護用トランジスタを設
けるだけの簡単な回路構成で出力用トランジスタの破壊
を防止して保護することができ、また、出力用トランジ
スタと出力端子との間の抵抗の素子形成領域を出力用ト
ランジスタのベースと接続するだけで非常に簡単に保護
用トランジスタを形成することができ、実用的に極めて
有用である。As described above, according to the present invention, it is possible to prevent destruction of the output transistor and protect it with a simple circuit configuration in which only the protection transistor is provided, and the resistance between the output transistor and the output terminal is improved. The protection transistor can be formed very simply by connecting the element formation region of 1 to the base of the output transistor, which is extremely useful in practice.
第1図,第2図夫々は本発明回路の原理図及び一実施例
の回路図、 第3図は第2図示の半導体集積回路の一実施例の断面
図、 第4図は従来回路の一例の回路図である。 図中において、 10は入力端子、 12は出力端子、 14は演算増幅器、 15は半導体集積回路、 22,23は素子形成領域、 24は素子分離領域、 25,32はP型領域、 26,27,33はn+型領域、 28,29,30,34〜37は電極、 CLはコンデンサ、 R1は抵抗、 Tr1〜Tr3はトランジスタである。1 and 2 are a principle diagram of the circuit of the present invention and a circuit diagram of an embodiment, FIG. 3 is a sectional view of an embodiment of the semiconductor integrated circuit shown in FIG. 2, and FIG. 4 is an example of a conventional circuit. It is a circuit diagram of. In the figure, 10 is an input terminal, 12 is an output terminal, 14 is an operational amplifier, 15 is a semiconductor integrated circuit, 22 and 23 are element formation regions, 24 is an element isolation region, 25 and 32 are P-type regions, 26 and 27. , 33 are n + type regions, 28, 29, 30, 34 to 37 are electrodes, C L is a capacitor, R 1 is a resistor, and Tr 1 to Tr 3 are transistors.
Claims (1)
ランジスタ(Tr1)の出力電流を可変制御し該出力端
子(12)の電圧を一定に保持する半導体集積回路の定
電圧回路であって、 エミッタを該出力端子(12)に接続され、ベースを該
出力用トランジスタ(Tr1)のベースに接続され、コ
レクタを接地されており、該出力用トランジスタ(Tr
1)が逆バイアスされたとき導通して該出力用トランジ
スタ(Tr1)を保護する保護用トランジスタ(T
r3)を有する半導体集積回路の定電圧回路において、 該保護用トランジスタ(Tr3)は、該出力用トランジ
スタ(Tr1)と該出力端子との間に該保護用トランジ
スタ(Tr3)のエミッタ領域と領域を共有して設けら
れる抵抗(R1)の素子形成領域(23)を該出力用ト
ランジスタ(Tr1)のベースに接続して同電位とし、
該抵抗(R1)の領域と該素子形成領域(23)と接地
された素子分離領域(24)とにより等価的に構成する
ことを特徴とする半導体集積回路の定電圧回路。1. A constant voltage circuit of a semiconductor integrated circuit, which variably controls an output current of an output transistor (Tr 1 ) according to a voltage of an output terminal (12) to hold the voltage of the output terminal (12) constant. The emitter is connected to the output terminal (12), the base is connected to the base of the output transistor (Tr 1 ), and the collector is grounded.
1 ) is turned on when it is reverse biased, the transistor for protection (T 1 ) is turned on to protect the transistor for output (Tr 1 ).
In the constant voltage circuit of the semiconductor integrated circuit having r 3 ), the protection transistor (Tr 3 ) has an emitter of the protection transistor (Tr 3 ) between the output transistor (Tr 1 ) and the output terminal. An element forming region (23) of a resistor (R 1 ) provided in common with the region is connected to the base of the output transistor (Tr 1 ) to have the same potential,
A constant voltage circuit for a semiconductor integrated circuit, which is equivalently constituted by a region of the resistor (R 1 ), the element forming region (23) and a grounded element isolation region (24).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142541A JPH0644206B2 (en) | 1986-06-18 | 1986-06-18 | Constant voltage circuit for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142541A JPH0644206B2 (en) | 1986-06-18 | 1986-06-18 | Constant voltage circuit for semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298814A JPS62298814A (en) | 1987-12-25 |
| JPH0644206B2 true JPH0644206B2 (en) | 1994-06-08 |
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ID=15317749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP61142541A Expired - Fee Related JPH0644206B2 (en) | 1986-06-18 | 1986-06-18 | Constant voltage circuit for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644206B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432172Y2 (en) * | 1973-03-15 | 1979-10-06 |
-
1986
- 1986-06-18 JP JP61142541A patent/JPH0644206B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPS62298814A (en) | 1987-12-25 |
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