JPH0644228B2

JPH0644228B2 - Squaring device

Info

Publication number: JPH0644228B2
Application number: JP1011351A
Authority: JP
Inventors: 和恵田中
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-01-20
Filing date: 1989-01-20
Publication date: 1994-06-08
Anticipated expiration: 2009-06-08
Also published as: JPH02191030A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はレジスタが複数個にまたがるような大規模整数
を扱う２乗演算装置に関する。Description: TECHNICAL FIELD The present invention relates to a squaring unit for handling a large-scale integer having a plurality of registers.

（従来の技術）従来、２乗演算ではあっても、特に区別はせず、同じ数
同志を乗算することで処理していた。(Prior Art) Conventionally, although it is a square operation, no particular distinction is made and processing is performed by multiplying the same numbers.

（発明が解決しようとする問題点）大規模整数の２乗演算を高速に実行させたい場合、同じ
数の乗算と見なすのは、無駄な処理が多く、高速化の妨
げになる。(Problems to be Solved by the Invention) When a large-scale integer square operation is to be executed at high speed, it is wasteful to treat the same number of multiplications, which is an obstacle to speeding up.

（問題を解決するための手段）上記問題点は、以下のようにして解決できる。すなわ
ち、ｍ個のレジスタで表現されている正整数Ｘの２乗を
演算する装置であって、少なくとも２つのポインタと、
前記２つのポインタの指し示すレジスタの値を乗算する
乗算器と、前記乗算器の出力をコントローラの制御によ
ってシフトを行なうシフト器と、シフト器の出力を格納
する記憶装置を有し、第一のポインタはコントローラの
制御によって１からｍまで働き、第二のポインタはコン
トローラの制御によって第一のポインタの値からｍまで
働き、コントローラは第一のポインタと第二のポインタ
の値が等しい時、シフト器により１ビットシフトさせ、
シフト器の出力を第一のポインタと第二のポインタＢの
和に定数を足したアドレスのメモリに足し込むことを特
徴とした２乗演算装置である。(Means for Solving Problems) The above problems can be solved as follows. That is, a device for calculating the square of a positive integer X represented by m registers, which has at least two pointers,
A first pointer having a multiplier that multiplies the values of the registers indicated by the two pointers, a shifter that shifts the output of the multiplier under the control of the controller, and a storage device that stores the output of the shifter. Operates from 1 to m under the control of the controller, the second pointer operates from the value of the first pointer to m under the control of the controller, and the controller shifts when the values of the first pointer and the second pointer are equal. Shift 1 bit by
This is a square operation device characterized in that the output of the shifter is added to the memory of an address obtained by adding a constant to the sum of the first pointer and the second pointer B.

（作用）Ｘがレジスタ長ｍで表現されているとする。すなわち、
ｑをレジスタの単位とおけば、であるとする。ここで、Ｘ_ｉは、ポインタがｉのときに
指し示すＸ領域の値てある。このとき、Ｘ^２は、であるから、前述のポインタＡをカウンタｉ、ポインタ
Ｂをカウンタｊと見なせば、ポインタＡが１からｍまで
動くとき、ポインタＢはポインタＡからｍまで動き、ポ
インタＢとポインタＡが等しいときは両ポインタの示す
Ｘ領域の値Ｘ_ｉ、Ｘ_ｊ（ここではＸ_ｉ＝Ｘ_ｊ）を掛け合
わせ、等しくないときは両ポインタの示すＸ領域の値を
掛け合わせた後に２倍、すなわち１ビット左にシストし
て足し合わす。(Operation) It is assumed that X is represented by the register length m. That is,
If q is a unit of register, Suppose Here, X _i is the value of the X area pointed to when the pointer is i. At this time, X ² is Therefore, assuming that the pointer A is the counter i and the pointer B is the counter j, when the pointer A moves from 1 to m, the pointer B moves from the pointer A to m, and when the pointer B and the pointer A are equal to each other. Are multiplied by the X area values X _i and X _j (here, X _i = X _j ) indicated by both pointers, and when they are not equal, they are doubled after multiplying the X area values indicated by both pointers, that is, 1 bit. Sist to the left and add together.

（実施例）本発明をディジタルシグナルプロセッサ（以下ＤＳＰと
略す）上で実施した例を述べる。ｍレジスタで表現され
ている大規模整数が上位レジスタから順にアドレス１か
らｍまでに格納されているとする。その２乗がアドレス
ｎからｎ＋２ｍ−２に格納される場合を考える。ここ
で、被乗数と積のアドレスが重ならないように、ｎ＞ｍ
とする。以下の手順は第１図に示してある。まず、アド
レスｎからｎ＋２ｍ−１までの結果領域をクリアする。
ポインタＢをｍにセットする。ポインタＡをＢと等しく
する。次に、結果領域のためのポインタをＣと名付け、
Ｃに２ｍ＋ｎ−２（＝Ａ＋Ｂ＋ｎ−２）を代入する。ポ
インタＡ及びポインタＢで指される値を＠Ａ、＠Ｂと記
し、＠Ａと＠Ｂの積を求める。この時、ポインタＡ＝ポ
インタＢであるので、この乗算結果にはシフトをせず、
また結果領域もクリアされているのでそのまま格納す
る。格納するとき、下位ワードをアドレスＣのレジスタ
に格納し、上位ワードは一次待避レジスタに置いてお
く。つぎにポインタＡ並びにポインタＣをひとつ減ら
し、同様に＠Ａと＠Ｂを掛け合わせる。この時、ポイン
タＡとポインタＢの値は等しくないので、この積を２
倍、すなわち１ビット左にシフトする。そののち、前乗
算からの繰越ワードを足し合わせる。得られた和の下位
ワードをアドレスＣに格納し、上位ワードは次の積に繰
り越すため待避レジスタに入れて置く。以上の処理を繰
り返し、ポインタＡが０になったら、待避レジスタにあ
る値をポインタＣの示す第２メモリ領域のアドレスに格
納し、ポインタＢの値を１つ減らす。以下同様な手順を
続けるが、２回目からは前回結果領域に格納してある値
をも加算することになる。上記の処理をポインタＢが０
になるまで繰り返す。(Example) An example in which the present invention is carried out on a digital signal processor (hereinafter abbreviated as DSP) will be described. It is assumed that a large-scale integer represented by the m register is stored in the addresses 1 to m in order from the upper register. Consider the case where the square is stored from address n to n + 2m-2. Here, n> m so that the addresses of the multiplicand and the product do not overlap.
And The following procedure is shown in FIG. First, the result area from address n to n + 2m-1 is cleared.
Set pointer B to m. Make pointer A equal to B. Then name the pointer for the result area C
2m + n-2 (= A + B + n-2) is substituted for C. The values pointed by the pointer A and the pointer B are described as @A and @B, and the product of @A and @B is obtained. At this time, since pointer A = pointer B, this multiplication result is not shifted,
Since the result area is also cleared, it is stored as it is. When storing, the lower word is stored in the register of address C and the upper word is stored in the primary save register. Next, the pointers A and C are reduced by one, and @A and @B are similarly multiplied. At this time, since the values of pointer A and pointer B are not equal, this product is
Double, that is, shift left one bit. After that, carry forward words from the previous multiplication are added. The lower word of the obtained sum is stored in address C, and the upper word is placed in the save register for carrying over to the next product. When the pointer A becomes 0 by repeating the above processing, the value in the save register is stored in the address of the second memory area indicated by the pointer C, and the value of the pointer B is decreased by one. The same procedure is continued thereafter, but from the second time onward, the value stored in the result area last time is also added. Pointer B is 0
Repeat until.

（発明の効果）以上詳細に説明した通り、本発明装置を用いれば、効率
よく高速に２乗演算が実行できる。(Effects of the Invention) As described in detail above, the use of the device of the present invention enables efficient and high-speed square calculation.

[Brief description of drawings]

第１図は本発明の一実施例を示す図である。第２図は本
発明の一実施例を示すブロック図である。FIG. 1 is a diagram showing an embodiment of the present invention. FIG. 2 is a block diagram showing an embodiment of the present invention.

Claims

[Claims]

1. A positive integer X represented by m registers.
A device for calculating the square of, a multiplier for multiplying at least two pointers, the value of the register pointed to by the two pointers, and a shifter for shifting the output of the multiplier under the control of the controller. A first pointer works from 1 to m under the control of the controller, a second pointer works from the value of the first pointer to m under the control of the controller, When the value of the first pointer and the value of the second pointer are equal, the shifter shifts by 1 bit, and the output of the shifter is added to the memory of the address obtained by adding a constant to the sum of the first pointer and the second pointer. A squaring device characterized by the above.