JPH0644591B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0644591B2 JPH0644591B2 JP59113003A JP11300384A JPH0644591B2 JP H0644591 B2 JPH0644591 B2 JP H0644591B2 JP 59113003 A JP59113003 A JP 59113003A JP 11300384 A JP11300384 A JP 11300384A JP H0644591 B2 JPH0644591 B2 JP H0644591B2
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- JP
- Japan
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- groove
- sio
- film
- gas
- substrate
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特に溝を利用することによ
って高集積化を達成することのできる半導体装置の製造
方法に関するものである。
って高集積化を達成することのできる半導体装置の製造
方法に関するものである。
ＬＳＩ，ＶＬＳＩ等の半導体装置の高集積化に伴って、
回路パターンも益々微細化が進められ、サブミクロン単
位での回路パターンが要求されてきている。
回路パターンも益々微細化が進められ、サブミクロン単
位での回路パターンが要求されてきている。
半導体装置を形成する場合、半導体基板に溝（穴を含
む）を形成し、この溝内に絶縁材を充填して回路素子を
形成することが提案されている。例えば素子間分離用の
絶縁領域，キャパシタ等が挙げられている。
む）を形成し、この溝内に絶縁材を充填して回路素子を
形成することが提案されている。例えば素子間分離用の
絶縁領域，キャパシタ等が挙げられている。
このため、この種の回路素子を形成する場合には溝を微
細に、つまり細幅に形成することが要求される。ところ
で、一方では素子分離効果を高め、或いは大容量のキャ
パシタを得るためには溝の深さを深くすることが要求さ
れることになる。結局、微細幅でかつできるだけ深い溝
が要求されることになる。
細に、つまり細幅に形成することが要求される。ところ
で、一方では素子分離効果を高め、或いは大容量のキャ
パシタを得るためには溝の深さを深くすることが要求さ
れることになる。結局、微細幅でかつできるだけ深い溝
が要求されることになる。
従来、半導体基体に溝を形成するエッチング技術として
は反応性イオンエッチング（ＲＩＥ）法が、その異方性
が比較的に高いことから細溝幅の形成に利用されてい
る。具体的にはＣＦ4，Ｉ2ガスの混合ガス、又はこれら
弗化炭素ガスとＣＢｒＦ3ガスの混合ガスを反応ガスと
したドライエッチング法であり、シリコン半導体基板に
溝を形成する場合には基板表面にＳｉＯ2膜をパターニ
ングして形成し、これをマスクとして前述のエッチング
を行なっている。
は反応性イオンエッチング（ＲＩＥ）法が、その異方性
が比較的に高いことから細溝幅の形成に利用されてい
る。具体的にはＣＦ4，Ｉ2ガスの混合ガス、又はこれら
弗化炭素ガスとＣＢｒＦ3ガスの混合ガスを反応ガスと
したドライエッチング法であり、シリコン半導体基板に
溝を形成する場合には基板表面にＳｉＯ2膜をパターニ
ングして形成し、これをマスクとして前述のエッチング
を行なっている。
しかしながら、本発明者の検討によれば、前述した従来
方法はＳｉとＳｉＯ2とのエッチング選択比が小さいた
めに、微細幅でかつ深さの大きい溝、これを溝幅寸法と
溝深さ寸法との比で言えば、１：４程度以上の溝を形成
することは困難であり、前述のような高集積型の回路素
子の形成に適用することは実際上不可能であった。即
ち、ＳｉとＳｉＯ2の選択比が小さいと、深い溝を形成
するためには必然的にマスクとしてのＳｉＯ2膜を厚く
せざるを得ないが、ＳｉＯ2膜があつくなればそれだけ
ＳｉＯ2膜の微細パターニングが困難になり溝の細幅形
成ができなくなる。逆にＳｉＯ2膜を薄くすれば微細パ
ターニングは可能であるが、溝を深くエッチングする前
にＳｉＯ2膜がエッチングされてしまうことになり深溝
の形成ができなくなってしまう。
方法はＳｉとＳｉＯ2とのエッチング選択比が小さいた
めに、微細幅でかつ深さの大きい溝、これを溝幅寸法と
溝深さ寸法との比で言えば、１：４程度以上の溝を形成
することは困難であり、前述のような高集積型の回路素
子の形成に適用することは実際上不可能であった。即
ち、ＳｉとＳｉＯ2の選択比が小さいと、深い溝を形成
するためには必然的にマスクとしてのＳｉＯ2膜を厚く
せざるを得ないが、ＳｉＯ2膜があつくなればそれだけ
ＳｉＯ2膜の微細パターニングが困難になり溝の細幅形
成ができなくなる。逆にＳｉＯ2膜を薄くすれば微細パ
ターニングは可能であるが、溝を深くエッチングする前
にＳｉＯ2膜がエッチングされてしまうことになり深溝
の形成ができなくなってしまう。
なお、シリコン半導体基板のエッチング技術に関して
は、たとえば特開昭５５−１３８８３４号公報、同５６
−１３４７３８号公報、同５６−１４４５４１号公報な
どに示されている。
は、たとえば特開昭５５−１３８８３４号公報、同５６
−１３４７３８号公報、同５６−１４４５４１号公報な
どに示されている。
本発明の目的は、Ｓｉ基体をＳｉＯ2をマスクにして選
択的にエッチングし、そのＳｉ基体内に細幅でかつ十分
な深さの溝を形成し、集積度の高い半導体装置を製造す
る方法を提供することにある。
択的にエッチングし、そのＳｉ基体内に細幅でかつ十分
な深さの溝を形成し、集積度の高い半導体装置を製造す
る方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明は、Ｏ2ガスを混入したＢｒ2ガスの雰
囲気中で、露出するＳｉ基体の一部を反応性イオンエッ
チングを行い、そのＳｉ基体に所定深さの溝を形成する
とともにその溝の周側表面ににＳｉＯ2膜を形成すると
いうものであり、これにより、溝幅と深さの比が１：４
以上の溝を極めて容易に形成でき、これにより高集積な
半導体装置の製造を可能とするものである。
囲気中で、露出するＳｉ基体の一部を反応性イオンエッ
チングを行い、そのＳｉ基体に所定深さの溝を形成する
とともにその溝の周側表面ににＳｉＯ2膜を形成すると
いうものであり、これにより、溝幅と深さの比が１：４
以上の溝を極めて容易に形成でき、これにより高集積な
半導体装置の製造を可能とするものである。
第１図は本発明の製造方法、即ちエッチング方法を実施
する装置の構成図である。内部を気密に保ち得るベルジ
ャ１内には上部電極２，下部電極３を対向配置し、エッ
チング処理されるシリコン（Ｓｉ）半導体基板（ウェー
ハ）Ｗは下部電極３上に載置している。そして、上部電
極２をグランド接地し、下部電極３に高周波電力源４を
接続している。また、下部電極３にはセルフバイアス用
の直流電圧５を加えている。また、サセプタ等のウェー
ハ加熱手段も付設している。前記ベルジャ１は上部に反
応ガス供給口６を開設し、かつ下部には排気ポンプ７に
連なる排気口８を開設し、これらの作用によってベルジ
ャ１内を所要の真空ガス圧に設定できる。
する装置の構成図である。内部を気密に保ち得るベルジ
ャ１内には上部電極２，下部電極３を対向配置し、エッ
チング処理されるシリコン（Ｓｉ）半導体基板（ウェー
ハ）Ｗは下部電極３上に載置している。そして、上部電
極２をグランド接地し、下部電極３に高周波電力源４を
接続している。また、下部電極３にはセルフバイアス用
の直流電圧５を加えている。また、サセプタ等のウェー
ハ加熱手段も付設している。前記ベルジャ１は上部に反
応ガス供給口６を開設し、かつ下部には排気ポンプ７に
連なる排気口８を開設し、これらの作用によってベルジ
ャ１内を所要の真空ガス圧に設定できる。
この構成の装置によれば、シリコン（Ｓｉ）半導体基板
１０への溝のエッチング形成は次のように行なうことが
できる。第２図（Ａ）乃至第２図（Ｄ）はその原理図を
示す。例えば、第２図（Ａ）のように基板１０の表面に
ＣＶＤ法等により１．４μｍのＳｉＯ2膜１１を形成
し、更にその上にフォトレジスト膜１２を形成する。そ
して、常法のフォトリゾグラフィ技術により第２図
（Ｂ）のようにフォトレジスト膜１２に幅Ａが約１μｍ
の開口を形成した上で基板１０を前記下部電極３上に載
置する。そして、下部電極３に１３．５６ＭＨｚ，０．
１〜２Ｗ／cm3の高周波電力を印加し、かつ２００〜８
００Ｖの直流電圧を加えた上で、ガス供給口６からＣ2
Ｆ6等のガスをベルジャ内に供給し、かつ排気口８から
真空引きを行なって内部を５０ｍＴｏｒｒ程度のガス圧
にする。これにより、反応性イオンエッチング（ＲＩ
Ｅ）が行なわれ、第２図（Ｃ）のようにフォトレジスト
膜１２をマスクとしてＳｉＯ2膜１１は１μｍの幅にエ
ッチングされる。
１０への溝のエッチング形成は次のように行なうことが
できる。第２図（Ａ）乃至第２図（Ｄ）はその原理図を
示す。例えば、第２図（Ａ）のように基板１０の表面に
ＣＶＤ法等により１．４μｍのＳｉＯ2膜１１を形成
し、更にその上にフォトレジスト膜１２を形成する。そ
して、常法のフォトリゾグラフィ技術により第２図
（Ｂ）のようにフォトレジスト膜１２に幅Ａが約１μｍ
の開口を形成した上で基板１０を前記下部電極３上に載
置する。そして、下部電極３に１３．５６ＭＨｚ，０．
１〜２Ｗ／cm3の高周波電力を印加し、かつ２００〜８
００Ｖの直流電圧を加えた上で、ガス供給口６からＣ2
Ｆ6等のガスをベルジャ内に供給し、かつ排気口８から
真空引きを行なって内部を５０ｍＴｏｒｒ程度のガス圧
にする。これにより、反応性イオンエッチング（ＲＩ
Ｅ）が行なわれ、第２図（Ｃ）のようにフォトレジスト
膜１２をマスクとしてＳｉＯ2膜１１は１μｍの幅にエ
ッチングされる。
次いで、基板１０表面のフォトレジスト膜１２を除去し
た後（除去方法は公知の任意の方法でよい）、今度はガ
ス供給口６から臭素（Ｂｒ2）ガスを供給し、ベルジャ
１内を純粋のＢｒ2を反応ガスとしたＲＩＥにより、Ｓ
ｉＯ2膜１１をマスクにして基板１０のエッチングが開
始される。所定時間のエッチングを行なうことにより、
第２図（Ｄ）のエッチング溝１３が形成される。
た後（除去方法は公知の任意の方法でよい）、今度はガ
ス供給口６から臭素（Ｂｒ2）ガスを供給し、ベルジャ
１内を純粋のＢｒ2を反応ガスとしたＲＩＥにより、Ｓ
ｉＯ2膜１１をマスクにして基板１０のエッチングが開
始される。所定時間のエッチングを行なうことにより、
第２図（Ｄ）のエッチング溝１３が形成される。
このようにして形成された溝１３は、溝幅が１μｍであ
るのに対しその深さＤは約８μｍであり、極めて細幅で
深さの大きい溝となる。そして、溝１３の底面は略平坦
であり、溝幅は上部の開口近傍において中間部の溝幅よ
り若干小さくなっている。このような狭い溝は、従来の
ガスを使用した方法では得ることができず、前述したＢ
ｒ2ガスを使用したエッチング法では異方性が極めて強
いことが明かとなった。また、マスクとしてのＳｉＯ2
膜１１の膜厚が０．４μｍ程度にしか低減されていない
ことからＳｉとＳｉＯ2との選択比も大きい。本発明者
の種々の実験によれば、１：１３〜１６の選択比が得ら
れた。これらのことから、このエッチング方法によれ
ば、ＳｉＯ2膜１１を薄く形成してそのマスクとしての
パターン形状をサブミクロンのレベルにまで微細化して
も、薄幅対溝深さの比が１：４以上の微細溝を形成する
ことは容易である。
るのに対しその深さＤは約８μｍであり、極めて細幅で
深さの大きい溝となる。そして、溝１３の底面は略平坦
であり、溝幅は上部の開口近傍において中間部の溝幅よ
り若干小さくなっている。このような狭い溝は、従来の
ガスを使用した方法では得ることができず、前述したＢ
ｒ2ガスを使用したエッチング法では異方性が極めて強
いことが明かとなった。また、マスクとしてのＳｉＯ2
膜１１の膜厚が０．４μｍ程度にしか低減されていない
ことからＳｉとＳｉＯ2との選択比も大きい。本発明者
の種々の実験によれば、１：１３〜１６の選択比が得ら
れた。これらのことから、このエッチング方法によれ
ば、ＳｉＯ2膜１１を薄く形成してそのマスクとしての
パターン形状をサブミクロンのレベルにまで微細化して
も、薄幅対溝深さの比が１：４以上の微細溝を形成する
ことは容易である。
この時、本発明で特徴づけられた点は上記ガスにＯ2ガ
スを混入することである。すなわち、ベルジャ１内に若
干のＯ2ガスを混入しておけば、第３図のように、溝１
３Ｂ底部においてエッチングされたＳｉ成分は直ちに反
応してＳｉＯ2１９となり、溝１３Ｂの周側面上に徐々
に付着して溝１３Ｂ幅を低減するように作用する。これ
により、エッチングの進行と共に溝底面が狭められ、結
果的に底面が傾斜ないし曲面状に形成されることにな
る。
スを混入することである。すなわち、ベルジャ１内に若
干のＯ2ガスを混入しておけば、第３図のように、溝１
３Ｂ底部においてエッチングされたＳｉ成分は直ちに反
応してＳｉＯ2１９となり、溝１３Ｂの周側面上に徐々
に付着して溝１３Ｂ幅を低減するように作用する。これ
により、エッチングの進行と共に溝底面が狭められ、結
果的に底面が傾斜ないし曲面状に形成されることにな
る。
したがって、かかる本発明によれば、溝形成時にその溝
周側面が選択比の高いＳｉＯ2に変成されるため、溝幅
が拡がらず深くなおかつ細溝幅の溝形成ができるという
作用効果をもたらす。また、前述のように溝底面が傾斜
ないし曲面状に形成されることになるため、溝内への埋
込み材料の充填はされ易く、しかもその充填時間も短縮
できるという作用効果をもたらす。そしてさらに溝底部
でのＳｉＯ2は厚く形成され、例えばその溝内に埋込み
材料として下記の如くポリシリコンが充填されても、そ
のポリシリコンと基板との間の絶縁耐圧の低下を防止で
きるという効果をもたらす。
周側面が選択比の高いＳｉＯ2に変成されるため、溝幅
が拡がらず深くなおかつ細溝幅の溝形成ができるという
作用効果をもたらす。また、前述のように溝底面が傾斜
ないし曲面状に形成されることになるため、溝内への埋
込み材料の充填はされ易く、しかもその充填時間も短縮
できるという作用効果をもたらす。そしてさらに溝底部
でのＳｉＯ2は厚く形成され、例えばその溝内に埋込み
材料として下記の如くポリシリコンが充填されても、そ
のポリシリコンと基板との間の絶縁耐圧の低下を防止で
きるという効果をもたらす。
次に、以上のように形成される溝を回路素子として応用
した実施形態を説明する。
した実施形態を説明する。
第４図は、溝を素子間分離に適用した例である。即ち、
Ｐ型シリコン半導体基板２０に上述の如き方法で溝２１
を形成し、その上でＣＶＤＳｉＯ2またはノンドープポ
リシリコン等で溝内を充填している。そして、このよう
に構成されたそれぞれ素子分離域２３間にＰ型ウェル２
４，Ｎ型ウェル２５を形成し、Ｎ＋型半導体領域２７お
よびゲート電極２８を形成することにより夫々Ｎチャネ
ルMOSFETQNとＰチャネルMOSFETQPを構成でき、所謂ＣＭ
ＯＳが形成できる。
Ｐ型シリコン半導体基板２０に上述の如き方法で溝２１
を形成し、その上でＣＶＤＳｉＯ2またはノンドープポ
リシリコン等で溝内を充填している。そして、このよう
に構成されたそれぞれ素子分離域２３間にＰ型ウェル２
４，Ｎ型ウェル２５を形成し、Ｎ＋型半導体領域２７お
よびゲート電極２８を形成することにより夫々Ｎチャネ
ルMOSFETQNとＰチャネルMOSFETQPを構成でき、所謂ＣＭ
ＯＳが形成できる。
このＣＭＯＳによれば、素子間分離域２３が十分深く形
成されているのでラッチアップの発生を防止して信頼性
を向上でき、しかも溝は狭幅に形成されるので、微細化
を達成でき高集積化に有効となる。
成されているのでラッチアップの発生を防止して信頼性
を向上でき、しかも溝は狭幅に形成されるので、微細化
を達成でき高集積化に有効となる。
（１）反応ガスにＢｒ2ガスを使用してＲＩＥ法による
エッチングを行なうことにより、Ｓｉ／ＳｉＯ2の選択
比を１：１３〜１６にでき、これによりＳｉＯ2膜をエ
ッチングマスクに使用する際のマスクの薄膜化を図るこ
とができ、マスクパターンおよびエッチングパターンの
微細化および高集積化が達成できる。
エッチングを行なうことにより、Ｓｉ／ＳｉＯ2の選択
比を１：１３〜１６にでき、これによりＳｉＯ2膜をエ
ッチングマスクに使用する際のマスクの薄膜化を図るこ
とができ、マスクパターンおよびエッチングパターンの
微細化および高集積化が達成できる。
（２）反応ガスにＢｒ2ガスを使用することにより異方
性を強めることができ、前記（１）の選択比の増大と共
に細幅かつ深い溝を容易に形成でき、特に、溝形成時に
その溝周側面が選択比の高いＳｉＯ2に変成されるた
め、溝幅が拡がらず深くなおかつ細溝幅の溝形成ができ
るので幅と深さの比が１：４以上の溝を簡単に形成でき
る。
性を強めることができ、前記（１）の選択比の増大と共
に細幅かつ深い溝を容易に形成でき、特に、溝形成時に
その溝周側面が選択比の高いＳｉＯ2に変成されるた
め、溝幅が拡がらず深くなおかつ細溝幅の溝形成ができ
るので幅と深さの比が１：４以上の溝を簡単に形成でき
る。
（３）溝底面が傾斜ないし曲面状に形成されることにな
るため、溝内への埋込み材料の充填はされ易く、しかも
その充填時間も短縮できる。
るため、溝内への埋込み材料の充填はされ易く、しかも
その充填時間も短縮できる。
（４）溝底部でのＳｉＯ2は厚く形成され、絶縁耐圧の
低下を防止できる。
低下を防止できる。
（５）前記実施例の如き溝内に絶縁物を充填してＣＭＯ
Ｓ等の素子間分離用に利用ししているので、溝の十分な
深さにより素子分離効果を高めてＣＭＯＳにおけるラッ
チアップを防止する一方で高集積化が達成できる。
Ｓ等の素子間分離用に利用ししているので、溝の十分な
深さにより素子分離効果を高めてＣＭＯＳにおけるラッ
チアップを防止する一方で高集積化が達成できる。
（６）反応ガスをＢｒ2そしてＯ2ガスを混入する以外は
従来と略同じＲＩＥ法でエッチングを行なっているの
で、装置は従前のものをそのまま使用でき、設備等の点
で有利である。
従来と略同じＲＩＥ法でエッチングを行なっているの
で、装置は従前のものをそのまま使用でき、設備等の点
で有利である。
第１図は本発明方法を実施するエッチング装置の断面構
成図。 第２図（Ａ）乃至第２図（Ｄ）は溝の形成工程を示す原
理図。 第３図は本発明による溝形成状態を示す断面図。 第４図は本発明をＣＭＯＳの素子間分離に適用した例の
断面図。 １……ベルジャ、２……上部電極、３……下部電極、４
……高周波電力源、６……ガス供給口、８……排気口、
１０……Ｓｉ基板、１１，１１Ａ……ＳｉＯ2膜、１２
……フォトレジスト膜、１３……溝、１９……Ｓｉ
Ｏ2、２０……Ｓｉ基板、２１……溝、２２……Ｓｉ
Ｏ2、２３……素子間分離域、２４……Ｐ型ウェル、２
５……Ｎ型ウェル、２６，２７……拡散層、２８……ゲ
ート電極、Ｗ……ウェーハ。
成図。 第２図（Ａ）乃至第２図（Ｄ）は溝の形成工程を示す原
理図。 第３図は本発明による溝形成状態を示す断面図。 第４図は本発明をＣＭＯＳの素子間分離に適用した例の
断面図。 １……ベルジャ、２……上部電極、３……下部電極、４
……高周波電力源、６……ガス供給口、８……排気口、
１０……Ｓｉ基板、１１，１１Ａ……ＳｉＯ2膜、１２
……フォトレジスト膜、１３……溝、１９……Ｓｉ
Ｏ2、２０……Ｓｉ基板、２１……溝、２２……Ｓｉ
Ｏ2、２３……素子間分離域、２４……Ｐ型ウェル、２
５……Ｎ型ウェル、２６，２７……拡散層、２８……ゲ
ート電極、Ｗ……ウェーハ。
フロントページの続き (72)発明者 広部 嘉道 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭57−157540（ＪＰ，Ａ) 特開 昭59−13329（ＪＰ，Ａ) 特公 昭58−14507（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】Ｓｉ基体の一主面にＳｉＯ2膜を被覆する
工程と、そのＳｉＯ2膜を選択的に除去し、Ｓｉ基体の
一主面の一部を露出する工程と、Ｏ2ガスを混入したＢ
ｒ2ガスの雰囲気中で、残されたＳｉＯ2膜をマスクとし
て前記露出するＳｉ基体の一部を反応性イオンエッチン
グを行い、そのＳｉ基体に所定深さの溝を形成するとと
もにその溝の周側表面にＳｉＯ2膜を形成する工程と、
その側面にＳｉＯ2膜が形成された溝内に絶縁物を充填
する工程とから成ることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113003A JPH0644591B2 (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113003A JPH0644591B2 (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60257539A JPS60257539A (ja) | 1985-12-19 |
| JPH0644591B2 true JPH0644591B2 (ja) | 1994-06-08 |
Family
ID=14601004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59113003A Expired - Lifetime JPH0644591B2 (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644591B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4702795A (en) * | 1985-05-03 | 1987-10-27 | Texas Instruments Incorporated | Trench etch process |
| JPS62250662A (ja) * | 1986-04-24 | 1987-10-31 | Agency Of Ind Science & Technol | 相補型半導体装置 |
| JP2619402B2 (ja) * | 1987-08-17 | 1997-06-11 | 富士通株式会社 | シリコントレンチエッチング方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157540A (en) * | 1981-03-25 | 1982-09-29 | Hitachi Ltd | Semiconductor device |
-
1984
- 1984-06-04 JP JP59113003A patent/JPH0644591B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60257539A (ja) | 1985-12-19 |
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