JPH0650765B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0650765B2 JPH0650765B2 JP60190704A JP19070485A JPH0650765B2 JP H0650765 B2 JPH0650765 B2 JP H0650765B2 JP 60190704 A JP60190704 A JP 60190704A JP 19070485 A JP19070485 A JP 19070485A JP H0650765 B2 JPH0650765 B2 JP H0650765B2
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- silicon
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に１つの絶縁
ゲート型電界効果トランジスタと１つの溝型情報蓄積容
量部とからなるメモリセルを有する半導体装置の製造方
法に関する。
ゲート型電界効果トランジスタと１つの溝型情報蓄積容
量部とからなるメモリセルを有する半導体装置の製造方
法に関する。
シリコン半導体基板に搭載してなる半導体記憶装置の大
容量化・高密度化は、新規な回路構成の考案、半導体基
板表面の微細加工技術の発展と共に急速な進展をしてい
る。従来、この種の半導体装置は、情報蓄積部が１個の
絶縁ゲート型電界効果トランジスタ（以下ＭＩＳ ＦＥ
Ｔと称す）と１個の情報蓄積容量部で構成され、しかも
情報蓄積容量部が単一のシリコン半導体基板に延在して
なる溝表面に形成した構造となっている。
容量化・高密度化は、新規な回路構成の考案、半導体基
板表面の微細加工技術の発展と共に急速な進展をしてい
る。従来、この種の半導体装置は、情報蓄積部が１個の
絶縁ゲート型電界効果トランジスタ（以下ＭＩＳ ＦＥ
Ｔと称す）と１個の情報蓄積容量部で構成され、しかも
情報蓄積容量部が単一のシリコン半導体基板に延在して
なる溝表面に形成した構造となっている。
上述した従来の半導体装置は、溝表面に形成した絶縁膜
を誘電体膜とし、この誘電体膜を挟んで溝に埋込んだ容
量電極とシリコン基板とで容量部を形成し、この容量部
の一方の電極となるシリコンの基板側溝表面に電荷を蓄
積するような構造になっているため、さらに高密度化し
情報蓄積容量部間隔が狭くなってくると、情報蓄積容量
部間の電気的干渉が顕著となり、正常な情報蓄積が不可
能となる欠点を有している。これは情報蓄積の電位によ
りシリコン表面に空乏層が生じ、蓄えた情報電荷が隣接
した他の情報蓄積容量部に移ってしまうためであり、更
にこのシリコン表面に生じる空乏層はリーク電流を増加
させるため、蓄積した電荷が消失し易くする。又、α粒
子の透過によるソフトエラーが起り易くなる。このよう
なことから従来の半導体装置の構造では半導体記憶装置
の素子密度をさらに向上する事はむずかしいという問題
があった。
を誘電体膜とし、この誘電体膜を挟んで溝に埋込んだ容
量電極とシリコン基板とで容量部を形成し、この容量部
の一方の電極となるシリコンの基板側溝表面に電荷を蓄
積するような構造になっているため、さらに高密度化し
情報蓄積容量部間隔が狭くなってくると、情報蓄積容量
部間の電気的干渉が顕著となり、正常な情報蓄積が不可
能となる欠点を有している。これは情報蓄積の電位によ
りシリコン表面に空乏層が生じ、蓄えた情報電荷が隣接
した他の情報蓄積容量部に移ってしまうためであり、更
にこのシリコン表面に生じる空乏層はリーク電流を増加
させるため、蓄積した電荷が消失し易くする。又、α粒
子の透過によるソフトエラーが起り易くなる。このよう
なことから従来の半導体装置の構造では半導体記憶装置
の素子密度をさらに向上する事はむずかしいという問題
があった。
本発明の目的は、情報蓄積容量部相互の電気的干渉を減
らし、半導体記憶装置の素子密度をさらに向上させるこ
とが出来る半導体装置の製造方法を提供することにあ
る。
らし、半導体記憶装置の素子密度をさらに向上させるこ
とが出来る半導体装置の製造方法を提供することにあ
る。
本発明の半導体装置の製造方法は、１つの絶縁ゲート型
電界効果トランジスタと１つの溝型情報蓄積容量部とか
らなるメモリセルを有する半導体装置の製造方法におい
て、不純物濃度が高い一導電型シリコン基板の表面に不
純物濃度が低い一導電型シリコン層を設ける工程と、こ
のシリコン層の所定領域を選択的に酸化して底面がシリ
コン基板に達する素子分離用の第１の絶縁膜を形成する
工程と、前記シリコン層の表面から一導電型記シリコン
基板の内部に延在する溝を形成する工程と、に誘電体膜
を形成する工程と、シリコン層を覆う誘電体膜における
溝の上端部を含めたその近傍に開口部を形成する工程
と、この開口部を覆い、溝表面に形成された誘電体膜を
覆い、かつ溝を埋め込む姿態に、不純物濃度が高い逆導
電型のシリコン膜からなる容量電極を形成し、この容量
電極からの拡散により底面がシリコン基板から離れた姿
態でシリコン層に不純物濃度が高い逆導電型の拡からな
るコンタクト領域を形成する工程と、容量電極の表面を
熱酸化して容量電極の表面に第２の絶縁膜を形成する工
程と、シリコン層の表面にゲート絶縁膜を形成し、容量
電極から所定距離はなれた位置のゲート絶縁膜の表面に
絶縁ゲート型電界効果トランジスタのゲート電極を形成
する工程と、半導体層の表面に底面が上記コンタクト領
域の底面より浅い姿態の不純物濃度が高い逆導電型のド
レイン領域，および底面が上記コンタクト領域の底面よ
り浅く上記コンタクト領域に接続する姿態の不純物濃度
が高い逆導電型のソース領域を形成する工程と、を有し
ている。
電界効果トランジスタと１つの溝型情報蓄積容量部とか
らなるメモリセルを有する半導体装置の製造方法におい
て、不純物濃度が高い一導電型シリコン基板の表面に不
純物濃度が低い一導電型シリコン層を設ける工程と、こ
のシリコン層の所定領域を選択的に酸化して底面がシリ
コン基板に達する素子分離用の第１の絶縁膜を形成する
工程と、前記シリコン層の表面から一導電型記シリコン
基板の内部に延在する溝を形成する工程と、に誘電体膜
を形成する工程と、シリコン層を覆う誘電体膜における
溝の上端部を含めたその近傍に開口部を形成する工程
と、この開口部を覆い、溝表面に形成された誘電体膜を
覆い、かつ溝を埋め込む姿態に、不純物濃度が高い逆導
電型のシリコン膜からなる容量電極を形成し、この容量
電極からの拡散により底面がシリコン基板から離れた姿
態でシリコン層に不純物濃度が高い逆導電型の拡からな
るコンタクト領域を形成する工程と、容量電極の表面を
熱酸化して容量電極の表面に第２の絶縁膜を形成する工
程と、シリコン層の表面にゲート絶縁膜を形成し、容量
電極から所定距離はなれた位置のゲート絶縁膜の表面に
絶縁ゲート型電界効果トランジスタのゲート電極を形成
する工程と、半導体層の表面に底面が上記コンタクト領
域の底面より浅い姿態の不純物濃度が高い逆導電型のド
レイン領域，および底面が上記コンタクト領域の底面よ
り浅く上記コンタクト領域に接続する姿態の不純物濃度
が高い逆導電型のソース領域を形成する工程と、を有し
ている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例にもとずいて形成された半導
体装置を示す断面図である。
体装置を示す断面図である。
この半導体装置は、先ず、比抵抗が0.001〜0.01−cm
のP++型シリコン基板１０１上に比抵抗が0.1〜10−cm
で膜厚が１〜５μｍのＰ型シリコン層１０２を設け、さ
らにＰ型シリコン層１０２の表面に膜厚が0.2〜1.0μｍ
のシリコン酸化膜等の絶縁膜１０３を形成する。次に、
Ｐ型シリコン層１０２表面からP++型シリコン基板１０
１に延在した深さが２〜10μｍの溝を形成し、この溝表
面にシリコン酸化膜又はシリコン窒化膜等の誘電体膜１
０４を設ける。更に、この誘電体膜１０４を被覆してＮ
型の不純物を含む多結晶シリコン等で容量電極１０５を
設け、誘電体膜１０４を挟んで容量電極１０５とP++型
シリコン基板１０１並びにＰ型シリコン層１０２との間
で情報蓄積部の容量部を形成する。更に、情報を出し入
れする為のMIS FETはＮ型シリコン層のドレイン領域１
０７及びソース領域１０８並びにＰ型シリコン層１０２
の上にゲート絶縁膜１０９を介して設けられたゲート電
極１０６とで構成される。そして、ソース領域１０８は
Ｎ型シリコン層のコンタクト領域１１０を通して容量電
極１０５に電気的に接続されている。最後に、絶縁膜１
１１上に電極配線１１２を形成し、本発明の第１の実施
例である半導体装置ができる。ここで、ドレイン領域１
０７をビット線、ゲート電極１０６をワード線とすれ
ば、本発明の一実施例にもとずく半導体装置は半導体記
憶装置の情報蓄積部を構成する。
のP++型シリコン基板１０１上に比抵抗が0.1〜10−cm
で膜厚が１〜５μｍのＰ型シリコン層１０２を設け、さ
らにＰ型シリコン層１０２の表面に膜厚が0.2〜1.0μｍ
のシリコン酸化膜等の絶縁膜１０３を形成する。次に、
Ｐ型シリコン層１０２表面からP++型シリコン基板１０
１に延在した深さが２〜10μｍの溝を形成し、この溝表
面にシリコン酸化膜又はシリコン窒化膜等の誘電体膜１
０４を設ける。更に、この誘電体膜１０４を被覆してＮ
型の不純物を含む多結晶シリコン等で容量電極１０５を
設け、誘電体膜１０４を挟んで容量電極１０５とP++型
シリコン基板１０１並びにＰ型シリコン層１０２との間
で情報蓄積部の容量部を形成する。更に、情報を出し入
れする為のMIS FETはＮ型シリコン層のドレイン領域１
０７及びソース領域１０８並びにＰ型シリコン層１０２
の上にゲート絶縁膜１０９を介して設けられたゲート電
極１０６とで構成される。そして、ソース領域１０８は
Ｎ型シリコン層のコンタクト領域１１０を通して容量電
極１０５に電気的に接続されている。最後に、絶縁膜１
１１上に電極配線１１２を形成し、本発明の第１の実施
例である半導体装置ができる。ここで、ドレイン領域１
０７をビット線、ゲート電極１０６をワード線とすれ
ば、本発明の一実施例にもとずく半導体装置は半導体記
憶装置の情報蓄積部を構成する。
第２図(a)〜(h)は本発明の一実施例を説明するための工
程順の断面図である。
程順の断面図である。
第２図(a)に示すように、比抵抗が0.001〜0.01−cmの
P++型シリコン基板１０１表面に比抵抗が0.1〜10−c
m、膜厚が１〜５μｍのＰ型シリコン層１０２をエピタ
キシャル成長又はＣＶＤ法にて堆積した後、このシリコ
ン層１０２を選択的にシリコン酸化し絶縁膜１０３を形
成する。
P++型シリコン基板１０１表面に比抵抗が0.1〜10−c
m、膜厚が１〜５μｍのＰ型シリコン層１０２をエピタ
キシャル成長又はＣＶＤ法にて堆積した後、このシリコ
ン層１０２を選択的にシリコン酸化し絶縁膜１０３を形
成する。
次に、第２図(b)に示すように、パターニングされた絶
縁膜又はホトレジスト膜でエッチング用のマスク材１１
３を形成する。
縁膜又はホトレジスト膜でエッチング用のマスク材１１
３を形成する。
次に、第２図(c)に示すように、上記マスク材１１３を
エッチング用のマスクとして、Ｐ型シリコン層１０２及
びP++型シリコン基板１０１の所定の領域をリアクティ
ブ イオン エッチングし、容量溝１１４を形成する。
エッチング用のマスクとして、Ｐ型シリコン層１０２及
びP++型シリコン基板１０１の所定の領域をリアクティ
ブ イオン エッチングし、容量溝１１４を形成する。
次に、第２図(d)に示すように、容量溝１１４の側壁及
びＰ型シリコン層１０２表面を被覆する姿態に膜厚４０
〜２００Åの薄いシリコン酸化膜又はシリコン窒化膜を
形成し誘電体膜１０４を被覆する。
びＰ型シリコン層１０２表面を被覆する姿態に膜厚４０
〜２００Åの薄いシリコン酸化膜又はシリコン窒化膜を
形成し誘電体膜１０４を被覆する。
更に、第２図(e)に示すように、コンタクト領域１１０
を設けるべきＰ型シリコン層１０２の表面の誘電体膜１
０４を除去した後、容量溝を埋込むようにＮ型不純物
（例えばリン，砒素）を含む多結晶シリコンを誘電体膜
１０４を被覆する姿態で形成し、これを容量電極１０５
とする。この工程で、多結晶シリコン膜に含有されたＮ
型不純物はコンタクト部１１０となるべき領域に拡散し
Ｎ＋型不純物領域が形成される。
を設けるべきＰ型シリコン層１０２の表面の誘電体膜１
０４を除去した後、容量溝を埋込むようにＮ型不純物
（例えばリン，砒素）を含む多結晶シリコンを誘電体膜
１０４を被覆する姿態で形成し、これを容量電極１０５
とする。この工程で、多結晶シリコン膜に含有されたＮ
型不純物はコンタクト部１１０となるべき領域に拡散し
Ｎ＋型不純物領域が形成される。
次に、第２図(f)に示すように、多結晶シリコンよりな
る容量電極１０５表面を熱酸化し、絶縁膜１１５を形成
する。
る容量電極１０５表面を熱酸化し、絶縁膜１１５を形成
する。
更に、第２図(g)に示すように、Ｐ型シリコン層１０２
の上にゲート酸化膜１０９を介して、ゲート電極１０６
を多結晶シリコン又は高融点金属のシリサイド等で形成
し、このゲート電極１０６をマスクとしてＮ型不純物
（例えば砒素原子）をイオン注入法によりＰ型シリコン
層１０２表面に打込み、ドレイン領域１０７及びソース
領域１０８を設ける。ソース領域１０８はコンタクト領
域１１０と接するように設けられ、互いに電気的に接続
する。
の上にゲート酸化膜１０９を介して、ゲート電極１０６
を多結晶シリコン又は高融点金属のシリサイド等で形成
し、このゲート電極１０６をマスクとしてＮ型不純物
（例えば砒素原子）をイオン注入法によりＰ型シリコン
層１０２表面に打込み、ドレイン領域１０７及びソース
領域１０８を設ける。ソース領域１０８はコンタクト領
域１１０と接するように設けられ、互いに電気的に接続
する。
最後に、第２図(h)に示すように、絶縁膜１１１をＣＶ
Ｄ法により形成し、その上にアルミニウム又は高融点金
属等で電極配線１１２を設ける。
Ｄ法により形成し、その上にアルミニウム又は高融点金
属等で電極配線１１２を設ける。
以上、第２図(a)〜(h)で説明した方法により本発明の一
実施例にもとずいて形成された半導体装置ができる。
実施例にもとずいて形成された半導体装置ができる。
上記一実施例にもとずいて形成された半導体装置でわか
るように、情報電荷の蓄積は、絶縁ゲート型電界効果ト
ランジスタを通して容量部のソース領域と接続している
上部容量電極側で行なわれるので、誘電体膜を介した反
対側に高濃度の不純物を有する半導体基板を用いること
により誘電体膜に接する半導体基板表面の反転を抑え容
量値が低下することを防ぐことができる。
るように、情報電荷の蓄積は、絶縁ゲート型電界効果ト
ランジスタを通して容量部のソース領域と接続している
上部容量電極側で行なわれるので、誘電体膜を介した反
対側に高濃度の不純物を有する半導体基板を用いること
により誘電体膜に接する半導体基板表面の反転を抑え容
量値が低下することを防ぐことができる。
また、上記一実施例にもとずいて形成された半導体装置
では、上記容量電極からの拡散により形成されたコンタ
クト領域の接合の深さに比べてソース領域（及びドレイ
ン領域）の接合の深さを浅くすることが可能なため、上
記絶縁ゲート型電界効果トランジスタの微細化が容易に
なる。更に、素子分離用の絶縁膜の底面は、Ｐ++型シリ
コン基板に接続しているため、別途チャネル・ストッパ
ー用の拡散層をこの絶縁膜の下に形成することなく、こ
の絶縁膜は隣接する溝型情報蓄積容量部間の素子分離
（および隣接する溝型情報蓄積容量部間の相互干渉の防
止）に十分機能する。
では、上記容量電極からの拡散により形成されたコンタ
クト領域の接合の深さに比べてソース領域（及びドレイ
ン領域）の接合の深さを浅くすることが可能なため、上
記絶縁ゲート型電界効果トランジスタの微細化が容易に
なる。更に、素子分離用の絶縁膜の底面は、Ｐ++型シリ
コン基板に接続しているため、別途チャネル・ストッパ
ー用の拡散層をこの絶縁膜の下に形成することなく、こ
の絶縁膜は隣接する溝型情報蓄積容量部間の素子分離
（および隣接する溝型情報蓄積容量部間の相互干渉の防
止）に十分機能する。
以上説明したように本発明にもとずいて形成された半導
体装置は、高濃度不純物を含む半導体基板上に同一導電
型の低濃度不純物を含む半導体層を設け、その半導体層
表面から半導体基板に到る溝を設け、溝の表面に誘電体
膜を介して容量電極を設け、この容量電極を半導体基板
上に設けたMIS FETのソース電極と接続した構造となっ
ているので、従来構造に比べて情報蓄積部の間の電気的
干渉がなくなり情報蓄積部間隔をせばめることが可能と
なると共に情報電荷が絶縁物である誘電体膜上に形成し
た容量電極に蓄わえられるため、リーク電流が減少し情
報の保持時間を長くできるという効果がある。
体装置は、高濃度不純物を含む半導体基板上に同一導電
型の低濃度不純物を含む半導体層を設け、その半導体層
表面から半導体基板に到る溝を設け、溝の表面に誘電体
膜を介して容量電極を設け、この容量電極を半導体基板
上に設けたMIS FETのソース電極と接続した構造となっ
ているので、従来構造に比べて情報蓄積部の間の電気的
干渉がなくなり情報蓄積部間隔をせばめることが可能と
なると共に情報電荷が絶縁物である誘電体膜上に形成し
た容量電極に蓄わえられるため、リーク電流が減少し情
報の保持時間を長くできるという効果がある。
更に、本発明では、α粒子の透過によるソフトエラーを
減少させるという効果もある。
減少させるという効果もある。
第１図は本発明の一実施例にもとずいて形成された半導
体装置の断面図、第２図は本発明の一実施例を説明する
ための工程順の断面図である。 １０１……P++型シリコン基板、１０２……Ｐ型シリコ
ン層、１０３……絶縁膜、１０４……誘電体膜、１０５
……容量電極、１０６……ゲート電極、１０７……ドレ
イン領域、１０８……ソース領域、１０９……ゲート絶
縁膜、１１０……コンタクト領域、１１１……絶縁膜、
１１２……電極配線、１１３……マスク材、１１４……
容量溝、１１５……絶縁膜。
体装置の断面図、第２図は本発明の一実施例を説明する
ための工程順の断面図である。 １０１……P++型シリコン基板、１０２……Ｐ型シリコ
ン層、１０３……絶縁膜、１０４……誘電体膜、１０５
……容量電極、１０６……ゲート電極、１０７……ドレ
イン領域、１０８……ソース領域、１０９……ゲート絶
縁膜、１１０……コンタクト領域、１１１……絶縁膜、
１１２……電極配線、１１３……マスク材、１１４……
容量溝、１１５……絶縁膜。
フロントページの続き (56)参考文献 特開 昭60−126861（ＪＰ，Ａ) 特開 昭60−128657（ＪＰ，Ａ) 特開 昭60−152058（ＪＰ，Ａ) 特開 昭60−136367（ＪＰ，Ａ) 特開 昭60−65559（ＪＰ，Ａ) 特開 昭61−84053（ＪＰ，Ａ)
Claims (1)
- 【請求項１】１つの絶縁ゲート型電界効果トランジスタ
と１つの溝型情報蓄積容量とからなるメモリセルを有す
る半導体装置の製造方法において、 不純物濃度が高い一導電型シリコン基板の表面に、不純
物濃度が低い一導電型のシリコン層を設ける工程と、 前記シリコン層の所定領域を選択的に酸化して底面が前
記シリコン基板に達する素子分離用の第１の絶縁膜を形
成する工程と、 前記シリコン層の表面から前記シリコン基板の内部に延
在する溝を形成する工程と、 全面に誘電体膜を形成する工程と、 前記シリコン層を覆う前記誘電体膜における前記溝の上
端部を含めたその近傍に開口部を形成する工程と、 前記開口部を覆い，前記溝表面に形成された前記誘電体
膜を覆い，かつ前記溝を埋め込む姿態に、不純物濃度が
高い逆導電型のシリコン膜からなる容量電極を形成し、
前記容量電極からの拡散により、底面が前記シリコン基
板から離れた姿態で前記シリコン層に不純物濃度が高い
逆導電型の拡散層からなるコンタクト領域を形成する工
程と、 前記容量電極の表面を熱酸化し、前記容量電極の表面に
第２の絶縁膜を形成する工程と、 前記シリコン層の表面にゲート絶縁膜を形成し、前記容
量電極から所定距離はなれた位置の前記ゲート絶縁膜の
表面に前記絶縁ゲート型電界効果トランジスタのゲート
電極を形成する工程と、 前記シリコン層に底面が前記コンタクト領域の底面より
浅い姿態の不純物濃度が高い逆導電型のドレイン領域，
および底面が前記コンタクト領域の底面より浅く前記コ
ンタクト領域に接続する姿態の不純物濃度が高い逆導電
型のソース領域を形成する工程と、 を有することを特徴とするシリコン装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190704A JPH0650765B2 (ja) | 1985-08-28 | 1985-08-28 | 半導体装置の製造方法 |
| DE8686104427T DE3681490D1 (de) | 1985-04-01 | 1986-04-01 | Dynamische speicheranordnung mit wahlfreiem zugriff mit einer vielzahl von eintransistorspeicherzellen. |
| EP86104427A EP0201706B1 (en) | 1985-04-01 | 1986-04-01 | Dynamic random access memory device having a plurality of improved one-transistor type memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190704A JPH0650765B2 (ja) | 1985-08-28 | 1985-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6249650A JPS6249650A (ja) | 1987-03-04 |
| JPH0650765B2 true JPH0650765B2 (ja) | 1994-06-29 |
Family
ID=16262452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190704A Expired - Lifetime JPH0650765B2 (ja) | 1985-04-01 | 1985-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650765B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258061A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JPH0233721A (ja) * | 1988-07-22 | 1990-02-02 | Mitsubishi Electric Corp | 磁気ヘッド |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184053A (ja) * | 1984-10-01 | 1986-04-28 | Hitachi Ltd | 半導体装置 |
| JPH0640573B2 (ja) * | 1983-12-26 | 1994-05-25 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6065559A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 半導体メモリ |
| JPS60126861A (ja) * | 1983-12-13 | 1985-07-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60128657A (ja) * | 1983-12-15 | 1985-07-09 | Toshiba Corp | 半導体記憶装置 |
| JPS60152058A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-08-28 JP JP60190704A patent/JPH0650765B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6249650A (ja) | 1987-03-04 |
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