JPH0652865B2

JPH0652865B2 - Level conversion circuit

Info

Publication number: JPH0652865B2
Application number: JP64000714A
Authority: JP
Inventors: 正雄鈴木; 禎之安田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1989-01-05
Filing date: 1989-01-05
Publication date: 1994-07-06
Anticipated expiration: 2009-07-06
Also published as: JPH02181513A

Description

Detailed Description of the Invention [Industrial applications]

本発明は、バイポーラトランジスタを用いた論理回路か
ら出力されるような、比較的小さな論理振幅を与える２
値表示で「１」及び「０」の論理レベルをとる論理信号
を、ＭＩＳ電界効果トランジスタを用いた論理回路に必
要とされるような、比較的大きな論理振幅を与える２値
表示で「１」及び「０」の論理レベルをとる論理信号に
レベル変換するレベル変換回路に関する。The present invention provides a relatively small logic amplitude as output from a logic circuit using bipolar transistors.
A logic signal having logic levels of "1" and "0" in the value display is given as a binary value "1" in which a relatively large logic amplitude is obtained as required in a logic circuit using a MIS field effect transistor. And a level conversion circuit for converting the level into a logic signal having a logic level of "0".

[Prior art]

従来、第５図を伴って次に述べるレベル変換回路が提案
されている。すなわち、レベルシフト回路Ｆと、電流切換回路Ｗ１
と、インバータＧとを有する。この場合、レベルシフト回路Ｆは、コレクタを例えば接
地に接続している電源端子Ｅ１に接続し、エミッタを例
えば１つのダイオードまたは複数のダイオードの直列回
路でなるレベルシフタＤ及び抵抗Ｒ１の直列回路を通じ
て電源端子Ｅ１と対になる。電源端子Ｅ１で得られる電
圧Ｖ_Ｃ（これをＯＶとする）よりも低い電圧ＶE （例え
ば−５．２Ｖ）が得られる電源端子Ｅ２に接続し、ベー
スからレベル変換される２値表示で「１」及び「０」の
論理レベルをとる論理信号Ｓ１を入力する入力端子Ｔ１
を導出しているｎｐｎ型のバイポーラトランジスタＱ１
を有する。また、電流切換回路Ｗ１は、コレクタを抵抗Ｒ２を通じ
て電源端子Ｅ１に接続し、エミッタを定電流回路Ｈ１を
通じて電源端子Ｅ２に接続し、ベースをレベルシフト回
路ＦのレベルシフタＤと抵抗Ｒ１との接続中点に接続し
ているｎｐｎ型のバイポーラトランジスタＱ１を有する
とともに、コレクタを抵抗Ｒ３を通じて電源端子Ｅ１に
接続し、エミッタを定電流回路Ｈ１を通じて、電源端子
Ｅ２に接続し、ベースを基準電圧端子Ｔ２に接続してい
るｎｐｎ型のバイポーラトランジスタＱ３を有する。この場合、基準電圧端子Ｔ２は、基準電圧発生回路Ｂの
出力端子でなり、その基準電圧発生回路Ｂは、レベルシ
フト回路Ｆに対応し、コレクタを電源端子Ｅ１に接続
し、エミッタをレベルシフト回路ＦのレベルシフタＤと
同様のレベルシフタＤ′及び抵抗Ｒ１′の直列回路を通
じて電源端子Ｅ２に接続し、ベースから基準電圧Ｖ_Ｂが
与えられる基準電圧端子Ｔ１′を導入しているｎｐｎ型
のトランジスタＱ１′を有し、そして、レベルシフタ
Ｄ′と抵抗Ｒ１′との接続中点から、電源端子Ｅ１の電
圧Ｖ_ＣよりもほぼレベルシフタＤ′におけるレベルシフ
ト電圧分だけ低い電圧を基準電圧Ｖ′_Ｂとして出力する
出力端子を、基準電圧端子Ｔ２として導出している。さらに、インバータＧは、ソースを例えば接地に接続し
ている電源端子Ｅ３に接続し、ゲートを電流切換回路Ｗ
１のバイポーラトランジスタＱ３のコレクタと抵抗Ｒ３
との接続中点に接続しているｐチャンネル型のＭＩＳ電
界効果トランジスタＭ１を有するとともに、ドレインを
ＭＩＳ電界効果トランジスタＭ１のドレインとレベル変
換された２値表示で「１」及び「０」をとる論理信号Ｓ
５を出力する出力端子Ｔ５とに接続し、ソースを電源端
子Ｅ３と対になる、電源端子Ｅ３で得られる電圧Ｖ
_Ｄ（ＯＶ）よりも低い電圧Ｖ_Ｓ（例えば−３．０Ｖ）が
得られる電源端子Ｅ４に接続し、ゲートをＭＩＳ電界効
果トランジスタＭ１のゲートと同様に電流切換回路Ｗ１
のバイポーラトランジスタＱ３のコレクタと抵抗Ｒ３と
の接続中点に接続しているｎチャンネル型のＭＩＳ電界
効果トランジスタＭ２を有する。以上が、従来提案されているレベル変換回路の構成であ
る。このような構成を有するレベル変換回路によれば、入力
端子Ｔ１に入力される論理信号Ｓ１が２値表示で「１」
及び「０」をとるときのそれら２値表示の「１」及び
「０」をそれぞれ高レベル電圧Ｖ_H1（例えば−０．９
Ｖ）及び低レベル電圧Ｖ_L1（例えば−１．７Ｖ）で意味
づけ、従って、論理信号Ｓ１が正論理の論理信号である
として述べれば、次に述べる動作を行う。すなわち、入力端子Ｔ１に入力される論理信号Ｓ１が、
第６図Ａに示すように、２値表示で「１」、従って高レ
ベル電圧Ｖ_H1（−０．９Ｖ）をとれば、レベルシフト回
路ＦにおけるバイポーラトランジスタＱ１がオンし、こ
のため、レベルシフト回路ＦにおけるレベルシフタＤと
抵抗Ｒ１との接続中点に、電源端子Ｅ１の電圧Ｖ_Ｃ（Ｏ
Ｖ）よりもほぼレベルシフタＤにおけるレベルシフト電
圧分だけ低い電圧が高レベル電圧Ｖ_H2として得られ、ま
た、論理信号Ｓ１が２値表示で「０」、従って低レベル
電圧Ｖ_L1（−１．７Ｖ）をとれば、レベルシフト回路Ｆ
におけるバイポーラトランジスタＱ１がオフし、このた
め、レベルシフト回路ＦにおけるレベルシフタＤと抵抗
Ｒ１との接続中点に、電源端子Ｅ２の電圧Ｖ_Eとほぼ等
しい低レベル電圧Ｖ_L2が与えられる。従って、レベルシフト回路ＦにおけるレベルシフタＤと
抵抗Ｒ１との接続中点から、論理信号Ｓ１が２値表示で
「１」をとるとき高レベル電圧ＶH2をとり、従って、２
値表示で「１」をとり、また、論理信号Ｓ１が２値表示
で「０」をとるとき低レベル電圧Ｖ_L2をとり、従って、
２値表示で「０」をとる、という論理信号Ｓ２が得ら
れ、そして、その論理信号Ｓ２が、レベルシフト回路Ｆ
の出力信号として、電流切換回路Ｗ１のバイポーラトラ
ンジスタＱ２のベースに与えられる。一方、電流切換回路Ｗ１のバイポーラトランジスタＱ３
のベースには、基準電圧端子Ｔ２から、基準電圧Ｖ′_Ｂ
が与えられている。このため、電流切換回路Ｗ１のバイポーラトランジスタ
Ｑ２のベースに与えられるレベルシフト回路Ｆからの論
理信号Ｓ２が２値表示で「１」及び「０」をとるときの
高レベル電圧Ｖ_H2及び低レベル電圧Ｖ_L2と、電流切換回
路Ｗ１のバイポーラトランジスタＱ３のベースに与えら
れる基準電圧端子Ｔ２からの基準電圧Ｖ′_Ｂとが、Ｖ_L2＜Ｖ′_Ｂ＜Ｖ_H2 ………………（１）の関係を有するように、レベルシフト回路Ｆにおけるレ
ベルシフタＤでのレベルシフト電圧の値、抵抗Ｒ１の
値、基準電圧発生回路ＢにおけるレベルシフタＤ′での
レベルシフト電圧の値、抵抗Ｒ１′の値などを予め適当
に選定しておけば、入力端子Ｔ１に与えられる論理信号
Ｓ１が２値表示で「１」をとるとき、電流切換回路Ｗ１
のバイポーラトランジスタＱ２及びＱ３がそれぞれオン
及びオフし、また、論理信号Ｓ１が２値表示で「０」を
とるとき、電流切換回路Ｗ１のバイポーラトランジスタ
Ｑ２及びＱ３がそれぞれオフ及びオンする。また、電流切換回路Ｗ１のバイポーラトランジスタＱ３
がオフしているとき、電流切換回路Ｗ１におけるバイポ
ーラトランジスタＱ３のコレクタと抵抗Ｒ３との接続中
点に、電源端子Ｅ１の電圧Ｖ_Ｃ（ＯＶ）とほぼ等しい電
圧が高レベル電圧Ｖ′_H3として得られ、また、電流切換
回路Ｗ１のバイポーラトランジスタＱ３がオンしている
とき、電流切換回路Ｗ１におけるバイポーラトランジス
タＱ３のコレクタと抵抗Ｒ３との接続中点に、電源端子
Ｅ１の電圧Ｖ_Ｃよりもほぼ抵抗Ｒ３での降下電圧分だけ
低い電圧が低レベル電圧Ｖ′_L3として得られる。従って、電流切換回路Ｗ１におけるバイポーラトランジ
スタＱ３のコレクタと抵抗Ｒ３との接続中点から、第６
図Ｂに示すように、論理信号Ｓ１が２値表示で「１」を
とるとき高レベル電圧Ｖ′_H3をとり、従って、２値表示
で「１」をとり、論理信号Ｓ１が２値表示で「０」をと
るとき低レベル電圧Ｖ′_L3をとり、従って、２値表示で
「０」をとる、という論理信号Ｓ３′が得られ、そし
て、その論理信号Ｓ３′が、インバータＧのＭＩＳ電界
効果トランジスタＭ１及びＭ２のゲートにともに与えら
れる。このため、インバータＧのＭＩＳ電界効果トランジスタ
Ｍ１及びＭ２の閾値電圧をそれぞれＶ_t1及びＴ_t2とする
とき、ＭＩＳ電界効果トランジスタＭ１及びＭ２のゲー
トに与えられる論理信号Ｓ３′の高レベル電圧Ｖ′_H3及
び低レベル電圧Ｖ′L3と、電源端子Ｅ３及びＥ４のそれ
ぞれの電圧Ｖ_Ｄ及びＶ_Ｓと、ＭＩＳ電界効果トランジス
タＭ１及びＭ２の閾値電圧Ｖ_t1及びＶ_t2とが、Ｖ′_H3＞Ｖ_Ｄ−Ｖ_t1 ……………（２ａ）Ｖ′_L3＜Ｖ_Ｓ−Ｖ_t2 ……………（２ｂ）の関係を有するように、電流切換回路Ｗ１における抵抗
Ｒ３の値、定電流回路Ｈ１を流れる定電流の値を予め適
当に選定しておけば、電流切換回路Ｗ１のバイポーラト
ランジスタＱ３がオフのとき、従って論理信号Ｓ１及び
Ｓ３′が２値表示で「１」をとるとき、インバータＧの
ＭＩＳ電界効果トランジスタＭ１及びＭ２がそれぞれオ
フ及びオンし、出力端子Ｔ５に電源端子Ｅ４の電圧Ｖ_Ｓ
とほぼ等しい電圧が低レベル電圧Ｖ_L5として出力され、
また、電流切換回路Ｗ１のバイポーラトランジスタＱ３
がオンのとき、従って論理信号Ｓ１及びＳ３′が２値表
示で「０」をとるとき、ＭＩＳ電界効果トランジスタＭ
１及びＭ２がそれぞれオン及びオフし、出力端子Ｔ５に
電源端子Ｅ３の電圧ＶD とほぼ等しい電圧が高レベル電
圧Ｖ_H5として出力される。従って、出力端子Ｔ３に出力される論理信号Ｓ５が、論
理信号Ｓ１が２値表示で「１」及び「０」をとるとき２
値表示で「０」及び「１」をそれぞれとって得られる。以上のことから、第５図に示す従来のレベル変換回路に
よれば、比較的小さな論理振幅を与える２値表示で
「１」及び「０」の論理レベル（それらの電圧はそれぞ
れＶ_H1（−０．９Ｖ）及びＶ_L1（−１．７Ｖ））をとる
論理信号Ｓ１を、比較的大きな論理振幅を与える２値表
示で「１」及び「０」の論理レベル（それらの電圧はそ
れぞれＶ_H5（ＯＶ）及びＶ_L5（−３．０Ｖ）をとる論理
信号Ｓ５にレベル変換させることができる。Conventionally, the level conversion circuit described below with reference to FIG. 5 has been proposed. That is, the level shift circuit F and the current switching circuit W1
And an inverter G. In this case, the level shift circuit F has a collector connected to, for example, a power supply terminal E1 connected to the ground, and an emitter connected to a power supply through a series circuit of a level shifter D and a resistor R1 that is a series circuit of one diode or a plurality of diodes. Pairs with terminal E1. Voltage resulting V _{C (which} is referred to as OV) at the power supply terminal E1 connected to the power supply terminal E2 voltage lower than VE (e.g. -5.2V) is obtained, in binary display which is level converted from the base "1 "1" and an input terminal T1 for inputting a logic signal S1 having a logic level of "0"
Npn-type bipolar transistor Q1
Have. In the current switching circuit W1, the collector is connected to the power supply terminal E1 through the resistor R2, the emitter is connected to the power supply terminal E2 through the constant current circuit H1, and the base is connected between the level shifter D of the level shift circuit F and the resistor R1. In addition to having an npn-type bipolar transistor Q1 connected to the point, the collector is connected to the power supply terminal E1 through the resistor R3, the emitter is connected to the power supply terminal E2 through the constant current circuit H1, and the base is connected to the reference voltage terminal T2. It has a connected npn-type bipolar transistor Q3. In this case, the reference voltage terminal T2 is an output terminal of the reference voltage generation circuit B, and the reference voltage generation circuit B corresponds to the level shift circuit F, the collector is connected to the power supply terminal E1, and the emitter is the level shift circuit. connected to the power supply terminal E2 through a series circuit of a similar level shifter D and a level shifter D of F 'and resistors R1', 'the transistor Q1 of npn type have introduced' reference voltage V _B from the base reference voltage terminal T1 provided And a voltage lower than the voltage V _C of the power supply terminal E1 by the level shift voltage at the level shifter D ′ from the midpoint of connection between the level shifter D ′ and the resistor R1 ′ as the reference voltage V ′ _B. The output terminal is derived as the reference voltage terminal T2. Further, the inverter G has a source connected to, for example, a power supply terminal E3 connected to the ground, and a gate connected to the current switching circuit W.
1 collector of bipolar transistor Q3 and resistor R3
It has a p-channel type MIS field effect transistor M1 connected to the middle point of connection with and has a drain of "1" and "0" in level-converted binary display with the drain of the MIS field effect transistor M1. Logic signal S
The voltage V obtained at the power supply terminal E3, which is connected to the output terminal T5 which outputs 5, and whose source is paired with the power supply terminal E3.
_D connects a voltage lower than (OV) _{V S} (e.g., -3.0 V) to the power supply terminal E4 which are obtained, similarly current switching circuit and the gate of the MIS field-effect transistor M1 gate W1
The n-channel type MIS field effect transistor M2 connected to the midpoint of the connection between the collector of the bipolar transistor Q3 and the resistor R3. The above is the configuration of the conventionally proposed level conversion circuit. According to the level conversion circuit having such a configuration, the logic signal S1 input to the input terminal T1 is "1" in binary display.
And their binary display when taking "0", "1" and "0", respectively high-level voltage V _H1 (e.g. -0.9
V) and the low level voltage V _L1 (for example, -1.7 V), and if the logic signal S1 is described as a positive logic signal, the following operation is performed. That is, the logic signal S1 input to the input terminal T1 is
As shown in FIG. 6A, if the binary display is "1", and therefore the high level voltage V _H1 (-0.9 V) is taken, the bipolar transistor Q1 in the level shift circuit F is turned on, and therefore the level shift is performed. At the connection midpoint between the level shifter D and the resistor R1 in the circuit F, the voltage V _C (O
V) is obtained as a high level voltage V _H2 which is substantially lower by the level shift voltage in the level shifter D, and the logic signal S1 is "0" in the binary display, thus the low level voltage V _L1 (-1.7 V). ), The level shift circuit F
, The low-level voltage V _L2 that is substantially equal to the voltage V _E of the power supply terminal E2 is applied to the midpoint of connection between the level shifter D and the resistor R1 in the level shift circuit F. Therefore, from the midpoint of connection between the level shifter D and the resistor R1 in the level shift circuit F, when the logic signal S1 takes "1" in the binary display, the high level voltage VH2 is taken, and therefore, 2
It takes a low level voltage V _L2 when the logic signal S1 takes a binary display of "0" and thus takes a low level voltage V _L2 ,
A logic signal S2 that takes "0" in binary display is obtained, and the logic signal S2 is the level shift circuit F.
Is given to the base of the bipolar transistor Q2 of the current switching circuit W1. On the other hand, the bipolar transistor Q3 of the current switching circuit W1
The base, the reference voltage terminal T2, the reference voltage V _'B
Is given. Therefore, the high level voltage V _H2 and the low level voltage when the logic signal S2 from the level shift circuit F given to the base of the bipolar transistor Q2 of the current switching circuit W1 takes "1" and "0" in the binary display. and V _L2, current switching _'is and _B, V _L2 _<V' reference voltage V from the reference voltage terminal T2 applied to the base of the bipolar transistor Q3 of the circuit W1 B <V _H2 .................. (1) In order to have a relationship, the value of the level shift voltage in the level shifter D in the level shift circuit F, the value of the resistor R1, the value of the level shift voltage in the level shifter D'in the reference voltage generating circuit B, the value of the resistor R1 ', etc. If properly selected in advance, when the logic signal S1 given to the input terminal T1 takes "1" in binary display, the current switching circuit W1
When the logic signal S1 takes "0" in binary display, the bipolar transistors Q2 and Q3 of the current switching circuit W1 are turned off and on, respectively. Further, the bipolar transistor Q3 of the current switching circuit W1
Resulting There When off, the connection point between the collector and the resistor R3 of the bipolar transistor Q3 in the current switching circuit W1, a voltage approximately equal to the voltage V _{C (OV)} supply terminal E1 is a high-level voltage V _'H3 Further, when the bipolar transistor Q3 of the current switching circuit W1 is turned on, the resistance between the collector of the bipolar transistor Q3 of the current switching circuit W1 and the resistor R3 is substantially higher than the voltage V _C of the power supply terminal E1 at the connection midpoint. A voltage lower by the voltage drop at R3 is obtained as the low level voltage _V'L3 . Therefore, from the midpoint of connection between the collector of the bipolar transistor Q3 and the resistor R3 in the current switching circuit W1, the sixth
As shown in FIG. B, when the logic signal S1 takes "1" in the binary display, it takes the high level voltage _V'H3 , and therefore takes "1" in the binary display, and the logic signal S1 takes the binary display. 'take _L3, therefore, takes the "0" in binary display, the logic signal S3 of' low-level voltage V when taking the "0" is obtained, and, its logic signal S3 ', MIS field inverter G Both are applied to the gates of the effect transistors M1 and M2. Therefore, when the threshold voltages of the MIS field effect transistors M1 and M2 of the inverter G are V _t1 and T _t2 , respectively, the high level voltage V ′ _{H3 of the} logic signal S3 ′ given to the gates of the MIS field effect transistors M1 and M2 is set. and a low level voltage V'L3, each voltage _{V D} and _{V S} of the power supply terminals E3 and E4, and the threshold voltage V _t1 and V _t2 of the MIS field-effect transistors M1 and M2, _V _'H3> V _D - so as to have a relation of _{V t1 ............... (2a) V '} L3 <V S -V t2 ............... (2b), through the value of the resistor R3 in the current switching circuit W1, the constant current circuit H1 If the value of the constant current is appropriately selected in advance, when the bipolar transistor Q3 of the current switching circuit W1 is off, that is, when the logic signals S1 and S3 'take "1" in the binary display, the invertor is selected. MIS field-effect transistors M1 and M2 of G are turned off and on, respectively, the voltage _{V S} of the power supply terminal E4 to the output terminal T5
Is output as a low level voltage V _L5 ,
Further, the bipolar transistor Q3 of the current switching circuit W1
Is on, and therefore when the logic signals S1 and S3 'take "0" in the binary display, the MIS field effect transistor M
1 and M2 are turned on and off, respectively, and a voltage substantially equal to the voltage VD of the power supply terminal E3 is output to the output terminal T5 as the high level voltage _VH5 . Therefore, the logic signal S5 output to the output terminal T3 is 2 when the logic signal S1 takes "1" and "0" in the binary display.
It is obtained by taking "0" and "1" in the value display. From the above, according to the conventional level conversion circuit shown in FIG. 5, the logic levels of "1" and "0" (these voltages are V _H1 (- 0.9 V) and V _L1 (-1.7 V)), the logic signal S1 having a logic level of "1" and "0" (these voltages are V _H5 (OV) and V _L5 taking (-3.0 V) can be level-converted into a logic signal S5.

[Problems to be Solved by the Invention]

しかしながら、第５図に示す従来のレベル変換回路の場
合、電流切換回路Ｗ１から出力される論理信号Ｓ３′の
論理レベル（高レベル電圧Ｖ′H3及び低レベル電圧Ｖ′
L3）が、上述した（２ａ）及び（２ｂ）式を満足しなけ
ればならないため、電流切換回路Ｗ１において、論理信
号Ｓ３′が電源端子Ｅ３の電圧Ｖ_Ｄと電源端子Ｅ４の電
圧Ｖ_Ｓとの差の電圧（Ｖ_Ｄ−Ｖ_Ｓ）（＝３Ｖ）よりも大
きな振幅で得られるように、定電流回路Ｈ１に、定電流
を、比較的大なる値で流す必要があり、このため、比較
的大きな消費電力を伴う、という欠点を有していた。また、実際上、電流切換回路Ｗ１における定電流回路Ｈ
１での降下電圧、及びバイポーラトランジスタＱ３のベ
ース・エミッタ間電圧を無視することができないことか
ら、電源端子Ｅ４の電圧Ｖ_Ｓを、電源端子Ｅ２の電圧Ｖ
_Ｅと等しい値まで下げることができず、このため、論理
信号Ｓ５の論理振幅を十分大きな値までの値にさせする
ことができない、という欠点を有していた。さらに、電流切換回路Ｗ１において、上述したように、
論理信号Ｓ３′を大きな振幅を有するものとして出力さ
せる必要があり、一方、電流切換回路Ｗ１が、バイポー
ラトランジスタＱ３のコレクタと抵抗Ｒ３との接続中点
とインバータＧのＭＩＳ電界効果トランジスタＭ１及び
Ｍ２のゲートとの間の配線に付帯している容量、及びイ
ンバータＧにおけるＭＩＳ電界効果トランジスタＭ１及
びＭ２のゲートに付帯している容量による大きな出力容
量を有するため、論理信号Ｓ３′が、高レベル電圧Ｖ′
_H3をとっている状態から、低レベル電圧Ｖ′_L3をとって
いる状態に、またその逆の状態に転換するのに比較的長
い時間を必要とし、このため、レベル変換を高速度に行
うことができない、という欠点を有していた。また、電流切換回路Ｗ１からの論理信号Ｓ３′が、高レ
ベル電圧Ｖ′_H3をとっている状態から低レベル電圧Ｖ′
_L3をとっている状態に、またその逆の状態に転換するの
に、上述したように比較的長い時間を必要とすることか
ら、インバータＧにおいて、ＭＩＳ電界効果トランジス
タＭ２がオフしている状態からオンしている状態に転換
しても、ＭＩＳ電界効果トランジスタＭ１がいまだオン
している状態からオフしている状態に転換していない状
態や、ＭＩＳ電界効果トランジスタＭ１がオフしている
状態からオンしている状態に転換しても、ＭＩＳ電界効
果トランジスタＭ２がいまだオンしている状態からオフ
している状態に転換していない状態が比較的長い時に亘
って生ずるため、電源端子Ｅ３側からＭＩＳ電界効果ト
ランジスタＭ１及びＭ２の通って電源端子Ｅ４側に流れ
るいわゆる貫通電流が、比較的長い時間流れ、よって、
この貫通電流にもとずき、比較的大きな消費電力を伴
う、という欠点を有していた。よって、本発明は、上述した欠点のない新規なレベル変
換回路を提案せんとするものである。However, in the case of the conventional level conversion circuit shown in FIG. 5, the logic level of the logic signal S3 'output from the current switching circuit W1 (high level voltage V'H3 and low level voltage V'
Since L3) must satisfy the above equations (2a) and (2b), in the current switching circuit W1, the logic signal S3 ′ is the voltage V _D of the power supply terminal E3 and the voltage V _S of the power supply terminal E4. In order to obtain an amplitude larger than the difference voltage (V _D −V _S ) (= 3 V), it is necessary to pass a constant current to the constant current circuit H1 at a relatively large value, and therefore, a relatively large value. It has a drawback that it consumes a large amount of power. In addition, in practice, the constant current circuit H in the current switching circuit W1
Since the voltage drop at 1 and the base-emitter voltage of the bipolar transistor Q3 cannot be ignored, the voltage V _S at the power supply terminal E4 is changed to the voltage V _S at the power supply terminal E2.
There is a drawback in that the value cannot be reduced to a value equal to _E, and therefore the logical amplitude of the logical signal S5 cannot be set to a sufficiently large value. Further, in the current switching circuit W1, as described above,
It is necessary to output the logic signal S3 'as having a large amplitude, while the current switching circuit W1 is arranged so that the midpoint between the collector of the bipolar transistor Q3 and the resistor R3 and the MIS field effect transistors M1 and M2 of the inverter G are connected. Since the logic signal S3 'has a large output capacitance due to the capacitance associated with the wiring between the gate and the capacitance associated with the gates of the MIS field effect transistors M1 and M2 in the inverter G, the logic signal S3' has a high level voltage V. ′
_It takes a relatively long time to switch from the state of taking _H3 to the state of taking low level voltage _V'L3 and vice versa, and therefore, the level conversion is performed at high speed. It had the drawback that it could not be done. Further, the logic signal S3 'from the current switching circuit W1 changes from the state in which it takes the high level voltage _V'H3 to the low level voltage V'.
_Since it takes a relatively long time to switch to the state of taking _L3 and vice versa, in the inverter G, from the state in which the MIS field effect transistor M2 is turned off. Even if the MIS field effect transistor M1 is turned on, the MIS field effect transistor M1 is not turned on yet, or the MIS field effect transistor M1 is turned off. Even if the MIS field effect transistor M2 is turned on, the state in which the MIS field effect transistor M2 is not turned on is turned off for a relatively long time. A so-called through current flowing through the field effect transistors M1 and M2 to the power supply terminal E4 side flows for a relatively long time, and
There is a drawback that power consumption is relatively high due to this through current. Therefore, the present invention proposes a novel level conversion circuit which does not have the above-mentioned drawbacks.

[Means for Solving the Problems]

本願第１番目の発明によるレベル変換回路は、レベルシ
フト回路と、第１及び第２の電流切換回路と、インバー
タとを有する。そして、レベルシフト回路が、第５図で上述した従来の
レベル変換回路と同様に、コレクタを第１の電源端子に
接続し、エミツタをレベルシフタ及び第１の抵抗の直列
回路を通じて第１の電源端子と対になる第２の電源端子
に接続し、ベースからレベル変換される２値表示で
「１」及び「０」をとる論理信号を入力する入力端子を
導出している第１の導電型を有する第１のバイポーラト
ランジスタを有する。また、第１の電流切換回路も、第５図で上述した従来の
レベル変換回路と同様に、コレクタを第２の抵抗を通
じて第１の電源端子に接続し、エミッタを第１の定電流
回路を通じて第２の電源端子に接続し、ベースをレベル
シフト回路のレベルシフタと第１の抵抗との接続中点に
接続している第１の導電型を有する第２のバイポーラト
ランジスタと、コレクタを第３の抵抗を通じて第１の
電源端子に接続し、エミッタを第１の定電流回路を通じ
て上記第２の電源端子に接続し、ベースを基準電圧端子
に接続している第１の導電型を有する第３のバイポーラ
トランジスタとを有する。さらに、第２の電流切換回路が、コレクタを第４の抵
抗を通じて第２の電源端子に接続し、エミッタを第２の
定電流回路を通じて第１の電源端子に接続し、ベースを
レベルシフト回路のレベルシフタと第１の抵抗との接続
中点に接続している第１の導電型とは逆の第２の導電型
を有する第４のバイポーラトランジスタと、コレクタ
を第５の抵抗を通じて第２の電源端子に接続し、エミッ
タを第２の定電流回路を通じて第１電源端子に接続し、
ベースを基準電圧端子に接続している第２の導電型を有
する第５のバイポーラトランジスタとを有する。また、インバータが、ソースを第３の電源端子に接続
し、ゲートを第１の電流切換回路の第２のバイポーラト
ランジスタのコレクタと第２の抵抗との接続中点に接続
している第１のチャンネル型を有する第１のＭＩＳ電界
効果トランジスタと、ドレインを第１のＭＩＳ電界効
果トランジスタのドレインとレベル変換された２値表示
で「１」及び「０」をとる論理信号を出力する出力端子
とに接続し、ソースを、第３の電源端子と対になる第４
の電源端子に接続し、ゲートを第２の電流切換回路の第
４のバイポーラトランジスタのコレクタと第４の抵抗と
の接続中点に接続している、第１のチャンネル型とは逆
の第２のチャンネル型を有する第２のＭＩＳ電界効果ト
ランジスタとを有する。また、本願第２番目の発明によるレベル変換回路は、本
願第１番目の発明によるレベル変換回路において、イ
ンバータの第１のＭＩＳ電界効果トランジスタのゲート
が、第１の電流切換回路の第２バイポーラトランジスタ
のコレクタと第２の抵抗との接続中点に接続されている
のに代え、上記第１の電流切換回路の第３のバイポーラ
トランジスタのコレクタを第３の抵抗との接続中点に接
続され、また、インバータの第２のＭＩＳ電界効果ト
ランジスタのゲートが、第２の電流切換回路の第４のバ
イポーラトランジスタのコレクタと第４の抵抗との接続
中点に接続されているのに代え、第２の電流切換回路の
第５のバイポーラトランジスタのコレクタと第５の抵抗
との接続中点に接続されている。さらに、本願第３番目の発明によるレベル変換回路は、
本願第１番目の発明によるレベル変換回路において、イ
ンバータが、第１及び第２のＭＩＳ電界効果トランジス
タの外、ソースを第３の電源端子に接続し、ゲートを
第１の電流切換回路の第３のバイポーラトランジスタの
コレクタと第３の抵抗との接続中点に接続している第１
のチャンネル型を有する第３のＭＩＳ電界効果トランジ
スタと、ドレインを第３のＭＩＳ電界効果トランジス
タのドレインとレベル変換された他の２値表示で「１」
及び「０」をとる論理信号を出力する他の出力端子とに
接続し、ソースを第４の電源端子に接続し、ゲートを第
２の電流切換回路の第５のＭＩＳ電界効果トランジスタ
のコレクタと第５の抵抗との接続中点に接続している第
２のチャンネル型を有する第４のＭＩＳ電界効果トラン
ジスタとを有する。The level conversion circuit according to the first invention of the present application includes a level shift circuit, first and second current switching circuits, and an inverter. The level shift circuit connects the collector to the first power supply terminal and connects the emitter to the first power supply terminal through the series circuit of the level shifter and the first resistor, as in the conventional level conversion circuit described above with reference to FIG. A first conductivity type which is connected to a second power supply terminal paired with and which derives an input terminal for inputting a logic signal which takes “1” and “0” in the binary display whose level is converted from the base. Having a first bipolar transistor having. The first current switching circuit also connects the collector to the first power supply terminal through the second resistor and the emitter through the first constant current circuit as in the conventional level conversion circuit described above with reference to FIG. A second bipolar transistor having a first conductivity type connected to the second power supply terminal and having a base connected to a connection midpoint between the level shifter of the level shift circuit and the first resistor; A third conductive type having a first conductivity type connected to a first power supply terminal through a resistor, an emitter connected to the second power supply terminal through a first constant current circuit, and a base connected to a reference voltage terminal. And a bipolar transistor. Further, the second current switching circuit connects the collector to the second power supply terminal through the fourth resistor, the emitter to the first power supply terminal through the second constant current circuit, and the base to the level shift circuit. A fourth bipolar transistor having a second conductivity type opposite to the first conductivity type, which is connected to a midpoint of connection between the level shifter and the first resistor, and a collector connected to a second power source through a fifth resistor. Connected to the terminal, the emitter connected to the first power supply terminal through the second constant current circuit,
A fifth bipolar transistor having a second conductivity type having a base connected to the reference voltage terminal. In addition, the inverter connects the source to the third power supply terminal, and connects the gate to the connection midpoint between the collector of the second bipolar transistor of the first current switching circuit and the second resistor. A first MIS field-effect transistor having a channel type; and an output terminal for outputting a logic signal which takes "1" and "0" in the binary display in which the drain is level-converted to the drain of the first MIS field-effect transistor. And a source connected to the third power supply terminal, the fourth
Connected to the power supply terminal of the second current switching circuit and the gate of the second current switching circuit connected to the middle point of connection between the collector of the fourth bipolar transistor and the fourth resistor. Second MIS field effect transistor having a channel type of. The level conversion circuit according to the second invention of the present application is the level conversion circuit according to the first invention of the present application, wherein the gate of the first MIS field effect transistor of the inverter is the second bipolar transistor of the first current switching circuit. Instead of being connected to the connection midpoint between the collector and the second resistor, the collector of the third bipolar transistor of the first current switching circuit is connected to the connection midpoint with the third resistor, Further, instead of the gate of the second MIS field effect transistor of the inverter being connected to the connection midpoint between the collector of the fourth bipolar transistor of the second current switching circuit and the fourth resistor, Is connected to the midpoint of connection between the collector of the fifth bipolar transistor of the current switching circuit and the fifth resistor. Furthermore, the level conversion circuit according to the third aspect of the present invention is
In the level conversion circuit according to the first invention of the present application, an inverter connects the source to the third power supply terminal and the gate of the first and second MIS field effect transistors, and the gate to the third of the first current switching circuit. First bipolar transistor connected to the collector midpoint of the collector of the bipolar transistor and the third resistor
And a third MIS field effect transistor having a channel type and a drain of the third MIS field effect transistor and another level-converted binary display of "1".
And another output terminal that outputs a logic signal that takes "0", the source is connected to the fourth power supply terminal, and the gate is the collector of the fifth MIS field effect transistor of the second current switching circuit. A fourth channel type MIS field effect transistor having a second channel type connected to a middle point of connection with the fifth resistor.

[Action / effect]

本願第１番目の発明、本願第２番目の発明及び本願第３
番目の発明によるレベル変換回路のいずれも、次に述べ
る実施例１、２及び３の説明から明らかとなるので、詳
細説明は省略するが、第５図で上述した従来のレベル変
換回路に伴う上述した欠点を有効に回避させることがで
きる。First invention of the present application, second invention of the present application, and third invention of the present application
Any of the level conversion circuits according to the second aspect of the invention will be clear from the description of the first, second and third embodiments to be given below, so a detailed description thereof will be omitted, but the above-mentioned level conversion circuit described above with reference to FIG. The drawbacks can be effectively avoided.

【実施例１】次に、第１図を伴って本願第１番目の発明によるレベル
変換回路の実施例を述べよう。第１図において、第５図との対応部分には同一符号を付
して示す。第１図に示す本発明によるレベル変換回路は、次に述べ
る構成を有する。すなわち、レベルシフト回路Ｆと、２つの電流切換回路
Ｗ１及びＷ２と、インバータＧとを有する。この場合、レベルシフト回路Ｆは、第５図で上述した従
来のレベル変換回路のレベルシフト回路Ｆと同様に、コ
レクタを例えば接地に接続している電源端子Ｅ１に接続
し、エミッタを例えば１つのダイオードまたは複数のダ
イオードの直列回路でなるレベルシフタＤ及び抵抗Ｒ１
の直列回路を通じて電源端子Ｅ１と対になる、電源端子
Ｅ１で得られる電圧Ｖ_Ｃ（これをＯＶとする）よりも低
い電圧Ｖ_Ｅ（例えば−５．２Ｖ）が得られる電源端子Ｅ
２に接続し、ベースからレベル変換される２値表示で
「１」及び「０」の論理レベルをとる論理信号Ｓ１を入
力する入力端子Ｔ１を導出しているｎｐｎ型のバイポー
ラトランジスタＱ１を有する。また、電流切換回路Ｗ１も、第５図で上述した従来のレ
ベル変換回路の電流切換回路Ｗ１と同様に、コレクタを
抵抗Ｒ２を通じて電源端子Ｅ１に接続し、エミッタを定
電流回路Ｈ１を通じて電源端子Ｅ２に接続し、ベースを
レベルシフト回路ＦのレベルシフタＤと抵抗Ｒ１との接
続中点に接続しているｎｐｎ型のバイポーラトランジス
タＱ１を有するとともに、コレクタを抵抗Ｒ３を通じて
電源端子Ｅ１に接続し、エミッタを定電流回路Ｈ１を通
じて、電源端子Ｅ２に接続し、ベースを基準電圧端子Ｔ
２に接続しているｎｐｎ型のバイポーラトランジスタＱ
３を有する。この場合、基準電圧端子Ｔ２も、第５図で上述した従来
のレベル変換回路の場合と同様に、基準電圧発生回路Ｂ
の出力端子でなり、その基準電圧発生回路Ｂも、第５図
で上述した従来のレベル変換回路の基準電圧発生回路Ｂ
と同様に、レベルシフト回路Ｆに対応し、コレクタを電
源端子Ｅ１に接続し、エミッタをレベルシフト回路Ｆの
レベルシフタＤと同様のレベルシフタＤ′及び抵抗Ｒ
１′の直列回路を通じて電源端子Ｅ２に接続し、ベース
から基準電圧Ｖ_Ｂが与えられる基準電圧端子Ｔ１′を導
入しているｎｐｎ型のトランジスタＱ１′を有し、そし
て、レベルシフタＤ′と抵抗Ｒ１′とを接続中点から、
電源端子Ｅ１の電圧Ｖ_ＣよりもほぼレベルシフタＤ′に
おけるレベルシフト電圧分だけ低い電圧を基準電圧Ｖ′
_Ｂとして出力する出力端子を、基準電圧端子Ｔ２として
導出している。さらに、電流切換回路Ｗ２は、コレクタを抵抗Ｒ４を通
じて電源端子Ｅ２に接続し、エミッタを定電流回路Ｈ２
を通じて電源端子Ｅ１に接続し、ベースをレベルシフト
回路ＦのレベルシフタＤと抵抗Ｒ１との接続中点に接続
しているｐｎｐ型のバイポーラトランジスタＱ４を有す
るとともに、コレクタを抵抗Ｒ５を通じて電源端子Ｅ２
に接続し、エミッタを定電流回路Ｈ２を通じて、電源端
子Ｅ１に接続し、ベースを上述した基準電圧端子Ｔ２に
接続しているｐｎｐ型のバイポーラトランジスタＱ５を
有する。また、インバータＧは、ソースを例えば接地に接続して
いる電源端子Ｅ３に接続し、ゲートを電流切換回路Ｗ１
のバイポーラトランジスタＱ２のコレクタと抵抗Ｒ２と
の接続中点に接続しているｐチャンネル型のＭＩＳ電界
効果トランジスタＭ１を有するとともに、ドレインをＭ
ＩＳ電界効果トランジスタＭ１のドレインとレベル変換
された２値表示で「１」及び「０」をとる論理信号Ｓ５
を出力する出力端子Ｔ５とに接続し、ソースを電源端子
Ｅ３と対になる、電源端子Ｅ３で得られる電圧Ｖ_Ｄ（Ｏ
Ｖ）よりも低い電圧Ｖ_Ｓ（例えば電源端子Ｅ２で得られ
る電圧Ｖ_Ｅと等しい、−５．２Ｖ）が得られる電源端子
Ｅ４に接続し、ゲートを電流切換回路Ｗ２のバイポーラ
トランジスタＱ４のコレクタと抵抗Ｒ４との接続中点に
接続しているｎチャンネル型のＭＩＳ電界効果トランジ
スタＭ２を有する。以上が、本願第２番目の発明によるレベル変換回路の実
施例の構成である。このような構成を有するレベル変換回路によれば、入力
端子Ｔ１に入力される論理信号Ｓ１が２値表示で「１」
及び「０」をとるときのそれら２値表示の「１」及び
「０」を、第５図で上述した従来のレベル変換回路の場
合と同様に、それぞれ高レベル電圧Ｖ_H1（例えば−０．
９Ｖ）及び低レベル電圧Ｖ_L1（例えば−１．７Ｖ）で意
味づけ、従って、論理信号Ｓ１が正論理の論理信号であ
るとして述べれば、次に述べる動作を行う。すなわち、入力端子Ｔ１に入力される論理信号Ｓ１が、
第６図Ａで上述したと同様に、且つ第２図Ａに示すよう
に、２値表示で「１」、従って高レベル電圧Ｖ_H1（−
０．９Ｖ）をとれば、第５図で上述した従来のレベル変
換回路の場合と同様に、レベルシフト回路Ｆにおけるバ
イポーラトランジスタＱ１がオンし、このため、レベル
シフト回路ＦにおけるレベルシフタＤと抵抗Ｒ１との接
続中点に、電源端子Ｅ１の電圧Ｖ_Ｃ（ＯＶ）よりもほぼ
レベルシフタＤにおけるレベルシフト電圧分だけ低い電
圧が高レベル電圧Ｖ_H2として得られ、また、論理信号Ｓ
１が２値表示で「０」、従って低レベル電圧Ｖ_L1（−
１．７Ｖ）をとれば、第５図で上述した従来のレベル変
換回路の場合と同様に、レベルシフト回路Ｆにおけるバ
イポーラトランジスタＱ１がオフし、このため、レベル
シフト回路ＦにおけるレベルシフタＤと抵抗Ｒ１との接
続中点に、電源端子Ｅ２の電圧Ｖ_Ｅとほぼ等しい低レベ
ル電圧Ｖ_L2が与えられる。従って、レベルシフト回路ＦにおけるレベルシフタＤと
抵抗Ｒ１との接続中点から、第５図で上述した従来のレ
ベル変換回路の場合と同様に、論理信号Ｓ１が２値表示
で「１」をとるとき高レベル電圧Ｖ_H2をとり、従って、
２値表示で「１」をとり、また、論理信号Ｓ１が２値表
示で「０」をとるとき低レベル電圧Ｖ_L2をとり、従っ
て、２値表示で「０」をとる、という論理信号Ｓ２が得
られ、そして、その論理信号Ｓ２が、レベルシフト回路
Ｆの出力信号として、電流切換回路Ｗ１のバイポーラト
ランジスタＱ２のベースに与えられるとともに電流切換
回路Ｗ２のバイポーラトランジスタＱ４のベースに与え
られる。一方、電流切換回路Ｗ１のバイポーラトランジスタＱ３
のベース、及び電流切換回路Ｗ２のバイポーラトランジ
スタＱ５のベースには、ともに、基準電圧端子Ｔ２か
ら、基準電圧Ｖ′_Ｂが与えられている。このため、電流切換回路Ｗ１のバイポーラトランジスタ
Ｑ２のベースに与えられるレベルシフト回路Ｆからの論
理信号Ｓ２が２値表示で「１」及び「０」をとるときの
高レベル電圧Ｖ_H2及び低レベル電圧Ｖ_L2と、電流切換回
路Ｗ１のバイポーラトランジスタＱ３のベース、及び電
流切換回路Ｗ２のバイポーラトランジスタＱ５のベース
にともに与えられる基準電圧端子Ｔ２からの基準電圧
Ｖ′_Ｂとが、第５図で上述した従来のレベル変換回路の
場合と同様に、Ｖ_L2＜Ｖ′_Ｂ＜Ｖ_H2 …………（１）の関係を有するように、レベルシフト回路Ｆにおけるレ
ベルシフタＤでのレベルシフト電圧の値、抵抗Ｒ１の
値、基準電圧発生回路ＢにおけるレベルシフタＤ′での
レベルシフト電圧の値、抵抗Ｒ１′の値などを予め適当
に選定しておけば、入力端子Ｔ１に与えられる論理信号
Ｓ１が２値表示で「１」をとるとき、電流切換回路Ｗ１
のバイポーラトランジスタＱ２及びＱ３がそれぞれオン
及びオフするとともに、電流切換回路Ｗ２のバイポーラ
トランジスタＱ４及びＱ５がそれぞれオフ及びオンし、
また、論理信号Ｓ１が２値表示で「０」をとるとき、電
流切換回路Ｗ１のバイポーラトランジスタＱ２及びＱ３
がそれぞれオフ及びオンするとともに、電流切換回路Ｗ
２のバイポーラトランジスタＱ４及びＱ５がそれぞれオ
ン及びオフする。また、電流切換回路Ｗ１のバイポーラトランジスタＱ２
がオフしているとき、電流切換回路Ｗ１におけるバイポ
ーラトランジスタＱ２のコレクタと抵抗Ｒ２との接続中
点に、電源端子Ｅ１の電圧Ｖ_Ｃ（ＯＶ）とほぼ等しい電
圧が高レベル電圧Ｖ_H3として得られ、また、電流切換回
路Ｗ１のバイポーラトランジスタＱ２がオンしていると
き、電流切換回路Ｗ１におけるバイポーラトランジスタ
Ｑ２のコレクタと抵抗Ｒ２との接続中点に、電源端子Ｅ
１の電圧Ｖ_Ｃよりもほぼ抵抗Ｒ２での降下電圧分だけ低
い電圧が低レベル電圧Ｖ_L3として得られる。さらに、電流切換回路Ｗ２のバイポーラトランジスタＱ
４がオフしているとき、電流切換回路Ｗ２のおけるバイ
ポーラトランジスタＱ４のコレクタと抵抗Ｒ４との接続
中点に、電源端子Ｅ２の電圧Ｖ_Ｅ（−５．２Ｖ）とほぼ
等しい電圧が低レベル電圧Ｖ_L4として得られ、また、電
流切換回路Ｗ２のバイポーラトランジスタＱ４がオンし
ているとき、電流切換回路Ｗ２におけるバイポーラトラ
ンジスタＱ４のコレクタと抵抗Ｒ４との接続中点に、電
源端子Ｅ２の電圧Ｖ_Ｅよりもほぼ抵抗Ｒ４での降下電圧
分だけ高い電圧が高レベル電圧Ｖ_H4として得られる。従って、電流切換回路Ｗ１におけるバイポーラトランジ
スタＱ２のコレクタと抵抗Ｒ２との接続中点から、第２
図Ｂに示すように、論理信号Ｓ１が２値表示で「０」を
とるとき高レベル電圧ＶH3をとり、従って、２値表示で
「１」をとり、論理信号Ｓ１が２値表示で「１」をとる
とき低レベル電圧Ｖ_L3をとり、従って、２値表示で
「０」をとる、という論理信号Ｓ３が得られ、そして、
その論理信号Ｓ３が、インバータＧのＭＩＳ電界効果ト
ランジスタＭ１のゲートに与えられる。また、電流切換回路Ｗ２におけるバイポーラトランジス
タＱ４のコレクタと抵抗Ｒ４との接続中点から、第２図
Ｂに示すように、論理信号Ｓ１が２値表示で「０」をと
るとき高レベル電圧Ｖ_H4をとり、従って、２値表示で
「１」をとり、論理信号Ｓ１が２値表示で「１」をとる
とき低レベル電圧Ｖ_L4をとり、従って、２値表示で
「０」をとる、という論理信号Ｓ４が得られ、そして、
その論理信号Ｓ４が、インバータＧのＭＩＳ電界効果ト
ランジスタＭ２のゲートに与えられる。このため、インバータＧのＭＩＳ電界効果トランジスタ
Ｍ１及びＭ２の閾値電圧を第５図で上述した従来のレベ
ル変換回路の場合と同様にそれぞれＶ_t1及びＴ_t2とする
とき、ＭＩＳ電界効果トランジスタＭ１のゲートに与え
られる論理信号Ｓ３の高レベル電圧Ｖ_H3及び低レベル電
圧Ｖ_L3と、ＭＩＳ電界効果トランジスタＭ２のゲートに
与えられる論理信号Ｓ４の高レベル電圧Ｖ_H4及び低レベ
ル電圧Ｖ_L4と、電源端子Ｅ３及びＥ４のそれぞれの電圧
Ｖ_Ｄ及びＶ_Ｓと、ＭＩＳ電界効果トランジスタＭ１及び
Ｍ２の閾値電圧Ｖ_t1及びＶ_t2とが、Ｖ_H3＞Ｖ_Ｄ−Ｖ_t1 ………………（４ａ）Ｖ_L3＜Ｖ_Ｄ−Ｖ_t1 ………………（４ｂ）Ｖ_H4＞Ｖ_Ｓ＋Ｖ_t2 ………………（５ａ）Ｖ_L4＜Ｖ_Ｓ＋Ｖ_t2 ………………（５ｂ）の関係を有するように、電流切換回路Ｗ１における抵抗
Ｒ２の値、定電流回路Ｈ１を流れる定電流の値、電流切
換回路Ｗ２における抵抗Ｒ４の値、定電流回路Ｈ２に流
れる定電流の値を予め適当に選定しておけば、論理信号
Ｓ１が２値表示で「１」をとるとき、インバータＧのＭ
ＩＳ電界効果トランジスタＭ１が、論理信号Ｓ３が２値
表示で「０」をとるためオンし、また、このとき、イン
バータＧのＭＩＳ電界効果トランジスタＭ２が、論理信
号Ｓ４が２値表示で「０」をとるため、オフし、よっ
て、出力端子Ｔ５に、電源端子Ｅ３の電圧Ｖ_Ｄとほぼ等
しい電圧が、高レベル電圧Ｖ_H5として出力され、また、
論理信号Ｓ１が２値表示で「０」をとるとき、ＭＩＳ電
界効果トランジスタＭ１が、論理信号Ｓ３が２値表示で
「１」をとるため、オフし、また、このとき、インバー
タＧのＭＩＳ電界効果トランジスタＭ２が、論理信号Ｓ
４が２値表示で「１」をとるため、オンし、よって、出
力端子Ｔ５に、電源端子Ｅの電圧Ｖ_Ｓとほぼ等しい電圧
が低レベル電圧Ｖ_L5として出力される。従って、出力端子Ｔ３に出力される論理信号Ｓ５が、論
理信号Ｓ１が２値表示で「１」及び「０」をとるとき２
値表示で「１」及び「０」をそれぞれとって得られる。以上のことから、第１図に示す本願第１番目の発明によ
るレベル変換回路も、第５図で上述した従来のレベル変
換回路の場合と同様に、比較的小さな論理振幅を与える
２値表示で「１」及び「０」の論理レベル（それらの電
圧はそれぞれＶ_H1（−０．９Ｖ）及びＶ_L1（−１．７
Ｖ）をとる論理信号Ｓ１を、比較的大きな論理振幅を与
える２値表示で「１」及び「０」の論理レベル（それら
の電圧はそれぞれＶ_H5（ＯＶ）及びＶ_L5（−５．２Ｖ）
をとる論理信号Ｓ５にレベル変換させることができる。しかしながら、第１図に示す本願第１番目の発明による
レベル変換回路の場合、電流切換回路Ｗ１から出力され
る論理信号Ｓ３の論理レベル（高レベル電圧Ｖ_H3及び低
レベル電圧Ｖ_L3）が上述した（４ａ）及び（４ｂ）式を
満足していればよく、また、電流切換回路Ｗ２から出力
される論理信号Ｓ４の論理レベル（高レベル電圧Ｖ_H4及
び低レベル電圧Ｖ_L4）が、上述した（５ａ）及び（５
ｂ）式を満足していればよいため、電流切換回路Ｗ１の
定電流回路Ｈ１及び電流切換回路Ｗ２の定電流回路Ｈ２
に、それぞれ定電流を、第５図で上述した従来のレベル
変換回路の電流切換回路Ｗ１の定電流回路Ｈ１に流す場
合に比し格段的に小さな値でしか流す必要がなく、この
ため、２つの定電流回路Ｈ１及びＨ２を用いるとして
も、第５図で上述した従来のレベル変換回路の場合に比
し格段的に小さな消費電力しか伴わない。また、上述したところから明らかなように、電源端子Ｅ
４の電圧Ｖ_Ｓを、電源端子Ｅ２の電圧Ｖ_２と等しい値ま
で下げることができるので、論理信号Ｓ５の論理振幅
を、第５図で上述した従来のレベル変換回路の場合に比
し格段的に大きな値までの値にさせることができる。さらに、電流切換回路Ｗ１及びＷ２において、上述した
ようにそれぞれ論理信号Ｓ３及びＳ４を大きな振幅を有
するものとして出力させる必要がないので、電流切換回
路Ｗ１が、バイポーラトランジスタＱ２のコレクタと抵
抗Ｒ２との接続中点とインバータＧのＭＩＳ電界効果ト
ランジスタＭ１のゲート間の配線に付帯している容量、
及びインバータＧにおけるＭＩＳ電界効果トランジスタ
Ｍ１のゲートに付帯している容量による大きな出力容量
を有し、また、同様に電流切換回路Ｗ２が、バイポーラ
トランジスタＱ４のコレクタと抵抗Ｒ４との接続中点と
インバータＧのＭＩＳ電界効果トランジスタＭ２のゲー
ト間の配線に付帯している容量、及びインバータＧにお
けるＭＩＳ電界効果トランジスタＭ２のゲートに付帯し
ている容量による大きな出力容量を有していても、論理
信号Ｓ３及びＳ４が、高レベル電圧をとっている状態か
ら、低レベル電圧をとっている状態に、またその逆の状
態に転換するのに、第５図で上述した従来のレベル変換
回路の場合に比し格段的に短い時間しかかからず、この
ため、レベル変換を、第５図で上述した従来のレベル変
換回路の場合に比し格段的に高速度に行うことができ
る。また、電流切換回路Ｗ１からの論理信号Ｓ３及び電流切
換回路Ｗ２からの論理信号Ｓ４が、高レベル電圧をとっ
ている状態から低レベル電圧をとっている状態に、また
その逆の状態に転換するのに、上述したように短い時間
しかかからないので、インバータＧにおいて、ＭＩＳ電
界効果トランジスタＭ１がオフしている状態から、オン
している状態に転換しても、ＭＩＳ電界効果トランジス
タＭ１がいまだオンしている状態からオフしている状態
に転換していない状態や、ＭＩＳ電界効果トランジスタ
Ｍ２がオフしている状態から、オンしている状態に転換
しても、ＭＩＳ電界効果トランジスタＭ２がいまだオン
している状態からオフしている状態に転換していない状
態が生ずるとしても、それらの状態は、第５図で上述し
た従来のレベル変換回路の場合に比し格段的に短い時間
でしか生ぜず、よって、電源端子Ｅ３側からＭＩＳ電界
効果トランジスタＭ１及びＭ２を通って電源端子Ｅ３側
に向っていわゆる貫通電流が流れるとしても、その貫通
電流は、第５図で上述した従来のレベル変換回路の場合
に比し格段的に短い時間しか流れず、よって、貫通電流
にもとずく比較的大きな消費電力を伴うということがな
い。Embodiment 1 Next, an embodiment of the level conversion circuit according to the first invention of the present application will be described with reference to FIG. In FIG. 1, parts corresponding to those in FIG. 5 are designated by the same reference numerals. The level conversion circuit according to the present invention shown in FIG. 1 has a configuration described below. That is, it has a level shift circuit F, two current switching circuits W1 and W2, and an inverter G. In this case, similarly to the level shift circuit F of the conventional level conversion circuit described above in FIG. 5, the level shift circuit F is connected to the power supply terminal E1 whose collector is connected to, for example, the ground, and the emitter is connected to, for example, one. Level shifter D and resistor R1 formed of a diode or a series circuit of a plurality of diodes
The power supply terminal E which is paired with the power supply terminal E1 through the series circuit of and obtains a voltage V _E (for example, -5.2 V) lower than the voltage V _C (which is OV) obtained at the power supply terminal E1.
It has an npn-type bipolar transistor Q1 which is connected to 2 and derives an input terminal T1 for inputting a logic signal S1 which takes a logic level of "1" and "0" in a binary representation whose level is converted from the base. Further, in the current switching circuit W1, the collector is connected to the power supply terminal E1 through the resistor R2 and the emitter is connected through the constant current circuit H1 in the same manner as the current switching circuit W1 of the conventional level conversion circuit described above with reference to FIG. And an npn-type bipolar transistor Q1 whose base is connected to the midpoint of connection between the level shifter D of the level shift circuit F and the resistor R1, and whose collector is connected to the power supply terminal E1 through the resistor R3 and whose emitter is It is connected to the power supply terminal E2 through the constant current circuit H1 and the base is connected to the reference voltage terminal T2.
Npn-type bipolar transistor Q connected to 2
Have three. In this case, the reference voltage terminal T2 is also supplied to the reference voltage generation circuit B, as in the case of the conventional level conversion circuit described above with reference to FIG.
, And the reference voltage generating circuit B thereof is also the reference voltage generating circuit B of the conventional level conversion circuit described above with reference to FIG.
Similarly to the level shift circuit F, the collector is connected to the power supply terminal E1 and the emitter is the same as the level shifter D of the level shift circuit F and the resistor R'and the resistor R.
It has an npn-type transistor Q1 'which is connected to a power supply terminal E2 through a series circuit of 1'and introduces a reference voltage terminal T1' to which a reference voltage V _B is applied from a base, and a level shifter D'and a resistor R1. ′ And the connection midpoint,
Substantially higher than the voltage V _C of the power supply terminal E1 level shifter D 'reference voltage V only low voltage level shift voltage component in'
_The output terminal for outputting _B is derived as the reference voltage terminal T2. Further, the current switching circuit W2 has a collector connected to the power supply terminal E2 through the resistor R4 and an emitter connected to the constant current circuit H2.
Has a pnp-type bipolar transistor Q4 connected to a power supply terminal E1 through a resistor R1 and a base connected to a level shifter D of the level shift circuit F and a resistor R1.
Pnp-type bipolar transistor Q5 whose emitter is connected to the power supply terminal E1 through the constant current circuit H2 and whose base is connected to the above-mentioned reference voltage terminal T2. Further, the inverter G has a source connected to, for example, a power supply terminal E3 connected to the ground, and a gate connected to the current switching circuit W1.
Has a p-channel type MIS field effect transistor M1 connected to the midpoint of connection between the collector of the bipolar transistor Q2 and the resistor R2, and has a drain M
A logic signal S5 which takes "1" and "0" in the level-converted binary display with the drain of the IS field effect transistor M1
Is connected to the output terminal T5 for outputting the voltage and the source is paired with the power supply terminal E3, and the voltage V _D (O
V) which is lower than V _S (for example, -5.2 V, which is equal to the voltage V _E obtained at the power supply terminal E2) is connected to the power supply terminal E4, and the gate is connected to the collector of the bipolar transistor Q4 of the current switching circuit W2. It has an n-channel type MIS field effect transistor M2 connected to the middle point of connection with the resistor R4. The above is the configuration of the embodiment of the level conversion circuit according to the second invention of the present application. According to the level conversion circuit having such a configuration, the logic signal S1 input to the input terminal T1 is "1" in binary display.
And "1" and "0" of their binary display when taking "0", as in the conventional level conversion circuit described above in FIG. 5, respectively a high level voltage V _H1 (e.g. -0.
9 V) and the low level voltage V _L1 (for example, -1.7 V), and if the logic signal S1 is described as a positive logic signal, the following operation is performed. That is, the logic signal S1 input to the input terminal T1 is
As described above with reference to FIG. 6A, and as shown in FIG. 2A, the binary display is “1”, and thus the high level voltage V _H1 (−
0.9 V), the bipolar transistor Q1 in the level shift circuit F is turned on as in the case of the conventional level conversion circuit described above with reference to FIG. 5, so that the level shifter D and the resistor R1 in the level shift circuit F are turned on. the connection point between the level shift voltage of only low voltage at approximately the level shifter D than the voltage V _{C (OV)} supply terminal E1 is obtained as a high-level voltage V _H2, also the logic signals S
1 is a binary display of "0", and thus the low level voltage V _L1 (-
1.7 V), the bipolar transistor Q1 in the level shift circuit F is turned off as in the case of the conventional level conversion circuit described above with reference to FIG. 5, so that the level shifter D and the resistor R1 in the level shift circuit F are turned off. A low-level voltage V _L2 that is substantially equal to the voltage V _E of the power supply terminal E2 is applied to the midpoint of connection with. Therefore, when the logic signal S1 takes "1" in the binary display from the midpoint of the connection between the level shifter D and the resistor R1 in the level shift circuit F, as in the case of the conventional level conversion circuit described above with reference to FIG. Takes a high level voltage V _H2 and therefore
A logic signal S2 that takes "1" in binary display, and takes a low level voltage V _L2 when the logic signal S1 takes "0" in binary display, and therefore takes "0" in binary display. Then, the logic signal S2 is applied as an output signal of the level shift circuit F to the base of the bipolar transistor Q2 of the current switching circuit W1 and to the base of the bipolar transistor Q4 of the current switching circuit W2. On the other hand, the bipolar transistor Q3 of the current switching circuit W1
The base, and the base of the bipolar transistor Q5 of the current switching circuit W2, both from the reference voltage terminal T2, the reference voltage V _'B are given. Therefore, the high level voltage V _H2 and the low level voltage when the logic signal S2 from the level shift circuit F given to the base of the bipolar transistor Q2 of the current switching circuit W1 takes "1" and "0" in the binary display. and V _L2, the base of the bipolar transistor Q3 of the current switching circuit W1, and the reference voltage V _'B from the reference voltage terminal T2 applied both to the base of the bipolar transistor Q5 of the current switching circuit W2, described above in FIG. 5 As in the case of the conventional level conversion circuit, the value of the level shift voltage and the resistance in the level shifter D in the level shift circuit F have the relationship of V _L2 <V ′ _B <V _H2 (1). If the value of R1, the value of the level shift voltage in the level shifter D'in the reference voltage generating circuit B, the value of the resistor R1 ', etc. are properly selected in advance, When the logic signal S1 given to the input terminal T1 takes "1" in the binary display, the current switching circuit W1
The bipolar transistors Q2 and Q3 are turned on and off, and the bipolar transistors Q4 and Q5 of the current switching circuit W2 are turned off and on, respectively.
Further, when the logic signal S1 takes "0" in the binary display, the bipolar transistors Q2 and Q3 of the current switching circuit W1.
Turn off and on respectively, and the current switching circuit W
The two bipolar transistors Q4 and Q5 are turned on and off, respectively. Further, the bipolar transistor Q2 of the current switching circuit W1
Is off, a voltage substantially equal to the voltage V _C (OV) at the power supply terminal E1 is obtained as the high level voltage V _{H3 at} the connection midpoint between the collector of the bipolar transistor Q2 and the resistor R2 in the current switching circuit W1. Further, when the bipolar transistor Q2 of the current switching circuit W1 is turned on, the power supply terminal E is connected to the midpoint of the connection between the collector of the bipolar transistor Q2 and the resistor R2 in the current switching circuit W1.
A voltage lower than the voltage V _{C of} 1 by the amount of the voltage drop at the resistor R2 is obtained as the low level voltage V _L3 . Further, the bipolar transistor Q of the current switching circuit W2
4 is off, a voltage substantially equal to the voltage V _E (−5.2 V) of the power supply terminal E2 is a low level voltage at the connection midpoint between the collector of the bipolar transistor Q4 and the resistor R4 in the current switching circuit W2. obtained as V _L4, also, the current when switching bipolar transistor Q4 of the circuit W2 is on, the connection point between the collector and the resistor R4 of the bipolar transistor Q4 in the current switching circuit W2, the voltage V _E of the power supply terminal E2 A voltage that is higher than the voltage drop across the resistor R4 by a voltage lower than that of the resistor R4 is obtained as the high level voltage V _H4 . Therefore, from the midpoint of connection between the collector of the bipolar transistor Q2 in the current switching circuit W1 and the resistor R2,
As shown in FIG. B, when the logic signal S1 takes "0" in the binary display, it takes the high level voltage VH3, and therefore takes "1" in the binary display, and the logic signal S1 takes "1" in the binary display. , A low level voltage V _L3 is taken, and thus a binary signal "0" is taken, and a logical signal S3 is obtained, and
The logic signal S3 is applied to the gate of the MIS field effect transistor M1 of the inverter G. Further, from the midpoint of connection between the collector of the bipolar transistor Q4 and the resistor R4 in the current switching circuit W2, as shown in FIG. 2B, when the logic signal S1 takes "0" in the binary display, the high level voltage V _H4. Therefore, it takes a low level voltage V _L4 when the logic signal S1 takes a "1" in the binary display, and thus takes a "0" in the binary display. A logic signal S4 is obtained, and
The logic signal S4 is applied to the gate of the MIS field effect transistor M2 of the inverter G. Therefore, when the threshold voltages of the MIS field effect transistors M1 and M2 of the inverter G are V _t1 and T _t2 , respectively, as in the case of the conventional level conversion circuit described above with reference to FIG. 5, the gate of the MIS field effect transistor M1 is a high level voltage V _H3 and the low level voltage V _L3 of the logic signal S3 applied to a high level voltage V _H4 and the low level voltage V _L4 of logic signal S4 applied to the gate of the MIS field-effect transistors M2, the power supply terminal E3 and each of the voltage _{V D} and _{V S} of E4, and the threshold voltage V _t1 and V _t2 of the MIS field-effect transistors M1 and _{_{M2, V H3> V D -V}} t1 .................. (4a) V L3 _{_{<V D -V t1 .................. (4b}} ) V H4> the relationship _{_{V S + V t2 .................. (5a}} ) V L4 <V S + V t2 .................. (5b) To have electricity If the value of the resistor R2 in the switching circuit W1, the value of the constant current flowing in the constant current circuit H1, the value of the resistor R4 in the current switching circuit W2, and the value of the constant current flowing in the constant current circuit H2 are appropriately selected in advance, When the logic signal S1 takes "1" in the binary display, M of the inverter G
The IS field effect transistor M1 is turned on because the logic signal S3 is "0" in the binary display, and at this time, the MIS field effect transistor M2 of the inverter G is "0" in the binary display of the logic signal S4. Therefore, the voltage is turned off, and a voltage substantially equal to the voltage V _D at the power supply terminal E3 is output to the output terminal T5 as the high level voltage V _H5 .
When the logic signal S1 takes "0" in the binary display, the MIS field effect transistor M1 turns off because the logic signal S3 takes "1" in the binary display, and at this time, the MIS electric field of the inverter G also rises. The effect transistor M2 has a logic signal S
4 since the take "1" in binary display, turned, therefore, the output terminal T5, a voltage approximately equal to the voltage V _S of the power supply terminal E is outputted as a low level voltage V _L5. Therefore, the logic signal S5 output to the output terminal T3 is 2 when the logic signal S1 takes "1" and "0" in the binary display.
It is obtained by taking "1" and "0" in the value display. From the above, the level conversion circuit according to the first invention of the present application shown in FIG. 1 is also a binary display that gives a relatively small logical amplitude, as in the case of the conventional level conversion circuit described above with reference to FIG. Logic levels of "1" and "0" (their voltages are V _H1 (-0.9 V) and V _L1 (-1.7, respectively).
V) logic signal S1 in a binary representation giving a relatively large logic amplitude, logic levels of "1" and "0" (these voltages are V _H5 (OV) and V _L5 (-5.2 V, respectively).
The level can be converted to the logic signal S5. However, in the case of the level conversion circuit according to the first invention of the present application shown in FIG. 1, the logic levels (high level voltage V _H3 and low level voltage V _L3 ) of the logic signal S3 output from the current switching circuit W1 have been described above. It suffices if the expressions (4a) and (4b) are satisfied, and the logic levels (high level voltage V _H4 and low level voltage V _L4 ) of the logic signal S4 output from the current switching circuit W2 are as described above. 5a) and (5
Since it suffices to satisfy the expression b), the constant current circuit H1 of the current switching circuit W1 and the constant current circuit H2 of the current switching circuit W2.
In addition, each constant current needs to be supplied at a remarkably small value as compared with the case where the constant current is supplied to the constant current circuit H1 of the current switching circuit W1 of the conventional level conversion circuit described above with reference to FIG. Even if the two constant current circuits H1 and H2 are used, the power consumption is significantly smaller than that of the conventional level conversion circuit described in FIG. Further, as is clear from the above description, the power supply terminal E
4 of the voltage V _S, can be lowered to a value equal to the voltage V ₂ of the power supply terminal E2, remarkably compared with the case of the logic amplitude, the conventional level conversion circuit described above in FIG. 5 of the logic signal S5 Can be up to a large value. Further, since it is not necessary for the current switching circuits W1 and W2 to output the logic signals S3 and S4 as those having a large amplitude, respectively, as described above, the current switching circuit W1 is configured to connect the collector of the bipolar transistor Q2 and the resistor R2. A capacitance attached to the wiring between the connection midpoint and the gate of the MIS field effect transistor M1 of the inverter G,
And a large output capacitance due to the capacitance incidental to the gate of the MIS field-effect transistor M1 in the inverter G, and similarly, the current switching circuit W2 includes the inverter at the midpoint of connection between the collector of the bipolar transistor Q4 and the resistor R4. Even if the capacitance attached to the wiring between the gates of the MIS field-effect transistor M2 of G and the capacitance attached to the gate of the MIS field-effect transistor M2 of the inverter G has a large output capacitance, the logic signal S3 And S4 change from a state in which a high level voltage is taken to a state in which a low level voltage is taken, and vice versa, in comparison with the case of the conventional level conversion circuit described above in FIG. However, it takes a significantly shorter time. Therefore, the level conversion is performed in comparison with the case of the conventional level conversion circuit described in FIG. Of dramatically it can be carried out in high speed. Further, the logic signal S3 from the current switching circuit W1 and the logic signal S4 from the current switching circuit W2 are switched from a high level voltage state to a low level voltage state and vice versa. However, since it takes only a short time as described above, even if the MIS field effect transistor M1 is switched from the off state to the on state in the inverter G, the MIS field effect transistor M1 is still turned on. The MIS field effect transistor M2 is still turned on even when the state in which the MIS field effect transistor M2 is turned off is not turned on or the state in which the MIS field effect transistor M2 is turned off is turned on. Even if there is a state in which the state has not been changed from the state in which it is turned off to the state in which it is turned off, those states are not changed in the conventional level change described above with reference to FIG. Even if a so-called through current flows from the power supply terminal E3 side through the MIS field effect transistors M1 and M2 toward the power supply terminal E3 side, the through current is generated in a much shorter time than in the case of the circuit. The current flows for a remarkably shorter time than in the case of the conventional level conversion circuit described above with reference to FIG. 5, so that there is no relatively large power consumption due to the shoot-through current.

【実施例２】次に、第３図を伴なって本願第２番目の発明によるレベ
ル変換回路の実施例を述べよう。第３図において、第１図との対応部分には同一符号を付
して詳細説明は省略する。第３図に示す本願第２番目の発明によるレベル変換回路
は、次の事項を除いて、第１図の場合と同様の説明を有
する。すなわち、インバータＧのＭＩＳ電界効果トランジスタ
Ｍ１のゲートが、電流切換回路Ｗ１のバイポーラトラン
ジスタＱ２のコレクタと抵抗Ｒ２との接続中点に接続さ
れているのに代え、電流切換回路Ｗ１のバイポーラトラ
ンジスタＱ３のコレクタと抵抗Ｒ３との接続中点に接続
されている。また、インバータＧのＭＩＳ電界効果トランジスタＭ２
のゲートが、電流切換回路Ｗ２のバイポーラトランジス
タＱ４のコレクタと抵抗Ｒ４との接続中点に接続されて
いるのに代え、電流切換回路Ｗ２のバイポーラトランジ
スタＱ５のコレクタと抵抗Ｒ５との接続中点に接続され
ている。なお、インバータＧの出力端子が、Ｔ５とされているの
に代え、Ｔ５′とされている。以上が、本願第２番目の発明によるレベル変換回路の実
施例の構成である。このような構成を有する本願第２番目の発明によるレベ
ル変換回路によれば、上述した事項を除いて、第１図で
上述した本願第１番目の発明によるレベル変換回路と同
様の構成を有するので、詳細説明は省略するが、電流切
換回路Ｗ１のバイポーラトランジスタＱ３のコレクタと
抵抗Ｒ３の接続中点から、第１図の場合の電流切換回路
Ｗ１のバイポーラトランジスタＱ２と抵抗Ｒ２との接続
中点から得られる論理信号Ｓ３と逆相の論理信号Ｓ３′
が（その高レベル電圧Ｖ′_H3及び低レベル電圧Ｖ′_L3と
する）が得られ、これに応じて、出力端子Ｔ５′に出力
される論理信号Ｓ５′が、第１図の場合の出力端子Ｔ５
に出力される論理信号Ｓ５に対して逆相で得られること
を除いて、第１図で上述した本願第１番目の発明による
レベル変換回路と同様の作用効果が得られることは明ら
かである。Second Embodiment Next, an embodiment of the level conversion circuit according to the second invention of the present application will be described with reference to FIG. In FIG. 3, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted. The level conversion circuit according to the second invention of the present application shown in FIG. 3 has the same description as in the case of FIG. 1 except for the following matters. That is, the gate of the MIS field effect transistor M1 of the inverter G is connected to the midpoint of the connection between the collector of the bipolar transistor Q2 of the current switching circuit W1 and the resistor R2, but instead of the bipolar transistor Q3 of the current switching circuit W1. It is connected to the midpoint of the connection between the collector and the resistor R3. Also, the MIS field effect transistor M2 of the inverter G
Is connected to the midpoint of connection between the collector of the bipolar transistor Q4 of the current switching circuit W2 and the resistor R4, but at the midpoint of connection of the collector of the bipolar transistor Q5 of the current switching circuit W2 and the resistor R5. It is connected. The output terminal of the inverter G is T5 ′ instead of T5 ′. The above is the configuration of the embodiment of the level conversion circuit according to the second invention of the present application. The level conversion circuit according to the second invention of the present application having such a configuration has the same configuration as the level conversion circuit according to the first invention of the present application described above with reference to FIG. 1 except for the matters described above. Although detailed description is omitted, from the connection midpoint between the collector of the bipolar transistor Q3 of the current switching circuit W1 and the resistor R3, from the connection midpoint between the bipolar transistor Q2 and the resistor R2 of the current switching circuit W1 in the case of FIG. A logic signal S3 ′ having a phase opposite to that of the obtained logic signal S3
( _{Assuming the} high level voltage _V'H3 and the low level voltage _V'L3 thereof) are obtained, the logic signal S5 'outputted to the output terminal T5' is accordingly outputted to the output terminal in the case of FIG. T5
It is obvious that the same effect as that of the level conversion circuit according to the first invention of the present application described above with reference to FIG. 1 can be obtained except that it is obtained in the opposite phase with respect to the logic signal S5 outputted to the.

【実施例３】次に、第４図に伴って本願第３番目の発明によるレベル
変換回路の実施例を述べよう。第４図において、第１図及び第３図との対応部分には同
一符号を付し、詳細説明は省略する。第４図に示す本願第３番目の発明によるレベル変換回路
は、次の事項を除いて、第１図の場合と同様の構成を有
する。すなわち、インバータＧが、ＭＩＳ電界効果トランジス
タＭ１及びＭ２の外、ソースを電源端子Ｅ３に接続し、
ゲートを電流切換回路Ｗ１のバイポーラトランジスタＱ
３のコレクタと抵抗との接続中点に接続しているｐチャ
ンネル型を有するＭＩＳ電界効果トランジスタＭ３を有
するとともに、ドレインをＭＩＳ電界効果トランジスタ
のドレインとレベル変換された他の２値表示で「１」及
び「０」をとる論理信号Ｓ５′を出力する他の出力端子
Ｔ５′とに接続し、ソースを電源端子Ｅ４に接続し、ゲ
ートを電流切換回路Ｗ２のバイポーラトランジスタＱ５
のコレクタと抵抗Ｒ５との接続中点に接続しているｎチ
ャンネル型を有するＭＩＳ電界効果トランジスタＭ４と
を有する。以上が、本願第３番目の発明によるレベル変換回路の実
施例の構成である。このような構成を有する本願第３番目の発明によるレベ
ル変換回路によれば、上述した事項を除いて、第１図で
上述した本願第１番目の発明によるレベル変換回路と同
様の構成を有するので、詳細説明は省略するが、出力端
子Ｔ５から、第１図の場合と同様の論理信号Ｓ５が得ら
れる外、出力端子Ｔ５′から、第３図の場合と同様の論
理信号Ｓ５′が第３図の場合と同様に出力されることを
除いて、第１図と同様の作用効果が得られることは明ら
かである。なお、上述においては、本願第１番目の発明、本願第２
番目の発明及び本願第３番目の発明によるレベル変換回
路のいずれについても、１つの実施例を述べたに過ぎ
ず、上述した「ｎｐｎ型」を「ｐｎｐ型」、「ｐｎｐ
型」を「ｎｐｎ型」、「ｐチャンネル型」を「ｎチャン
ネル型」、「ｎチャンネル型」を「ｐチャンネル型」に
読み替え、また、電源端子Ｅ１〜Ｅ４の電圧を、これに
応じた極性を含めた値に選定した構成として、上述した
と同様の作用効果を得るようにすることもでき、その
他、本発明の精神を脱することなしに、種々の変型、変
更をなし得るであろう。Third Embodiment Next, an embodiment of the level conversion circuit according to the third invention of the present application will be described with reference to FIG. In FIG. 4, parts corresponding to those in FIGS. 1 and 3 are designated by the same reference numerals, and detailed description thereof will be omitted. The level conversion circuit according to the third invention of the present application shown in FIG. 4 has the same configuration as that in the case of FIG. 1 except for the following matters. That is, the inverter G connects the sources of the MIS field effect transistors M1 and M2 to the power supply terminal E3,
The gate is a bipolar transistor Q of the current switching circuit W1.
3 has a p-channel type MIS field effect transistor M3 connected to the middle point of connection between the collector and the resistor of No. 3, and the drain is "1" in the other level display with the drain of the MIS field effect transistor. , And another output terminal T5 'for outputting a logic signal S5' taking "0", a source connected to the power supply terminal E4, and a gate connected to the bipolar transistor Q5 of the current switching circuit W2.
And a n-channel type MIS field effect transistor M4 connected to the middle point of the connection between the collector and the resistor R5. The above is the configuration of the embodiment of the level conversion circuit according to the third invention of the present application. The level conversion circuit according to the third invention of the present application having such a configuration has the same configuration as the level conversion circuit according to the first invention of the present application described above with reference to FIG. 1 except for the matters described above. Although detailed description is omitted, the same logical signal S5 as in the case of FIG. 1 is obtained from the output terminal T5, and the same logical signal S5 ′ as in the case of FIG. 3 is obtained from the output terminal T5 ′. It is obvious that the same effects as those in FIG. 1 can be obtained except that the same output as in the case of FIG. In the above description, the first invention of the present application and the second invention of the present application
With respect to both the level conversion circuit according to the third invention and the third invention of the present application, only one embodiment has been described. The above-mentioned “npn type” is replaced with “pnp type” and “pnp type”.
"Type" is read as "npn type", "p channel type" is read as "n channel type", and "n channel type" is read as "p channel type", and the voltages of the power supply terminals E1 to E4 have polarities corresponding to these. It is also possible to obtain the same operational effect as described above as a configuration selected to a value including, and various modifications and alterations can be made without departing from the spirit of the present invention. .

[Brief description of drawings]

第１図は、本願第１番目の発明によるレベル変換回路の
実施例を示す接続図である。第２図は、その動作の説明に供する波形図である。第３図は、本願第２番目の発明によるレベル変換回路の
実施例を示す接続図である。第４図は、本願第３番目の発明によるレベル変換回路の
実施例を示す接続図である。第５図は、従来のレベル変換回路を示す接続図である。第６図は、その動作の説明に供する波形図である。Ｂ……基準電圧発生回路Ｄ、Ｄ′……レベルシフタＥ１、Ｅ２、Ｅ３、Ｅ４……電源端子Ｆ……レベルシフト回路Ｇ……インバータＨ１、Ｈ２……定電流回路Ｍ１、Ｍ２、Ｍ３、Ｍ４……ＭＩＳ電界効果トランジス
タＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５……バイポーラトランジ
スタＲ１、Ｒ１′、Ｒ２、Ｒ３、Ｒ４、Ｒ５……抵抗Ｔ１……入力端子Ｔ１′……基準電圧端子Ｔ２……基準電圧端子Ｔ５、Ｔ５′……出力端子Ｗ１、Ｗ２……電流切換回路FIG. 1 is a connection diagram showing an embodiment of a level conversion circuit according to the first invention of the present application. FIG. 2 is a waveform diagram for explaining the operation. FIG. 3 is a connection diagram showing an embodiment of the level conversion circuit according to the second invention of the present application. FIG. 4 is a connection diagram showing an embodiment of a level conversion circuit according to the third invention of the present application. FIG. 5 is a connection diagram showing a conventional level conversion circuit. FIG. 6 is a waveform diagram for explaining the operation. B ... Reference voltage generation circuit D, D '... Level shifter E1, E2, E3, E4 ... Power supply terminal F ... Level shift circuit G ... Inverter H1, H2 ... Constant current circuit M1, M2, M3, M4 ... MIS field effect transistor Q1, Q2, Q3, Q4, Q5 ... bipolar transistor R1, R1 ', R2, R3, R4, R5 ... resistor T1 ... input terminal T1' ... reference voltage terminal T2 ... reference Voltage terminals T5, T5 '... Output terminals W1, W2 ... Current switching circuit

Claims

[Claims]

1. A level shift circuit, first and second current switching circuits, and an inverter, wherein the level shift circuit has a collector connected to a first power supply terminal and an emitter connected to a level shifter and a first power supply terminal. Input to connect to the second power supply terminal that is paired with the first power supply terminal through the series circuit of the resistor of, and input the logic signal that takes "1" and "0" in the binary display level-converted from the base. The first current switching circuit has a first bipolar transistor having a first conductivity type having a terminal led out, the collector is connected to the first power supply terminal through a second resistor, and the emitter is connected to the first power supply terminal. A second conductive type having a first conductivity type connected to the second power supply terminal through a first constant current circuit and a base connected to a connection midpoint between the level shifter and the first resistor of the level shift circuit.
And a collector connected to the first power supply terminal through a third resistor, an emitter connected to the second power supply terminal through the first constant current circuit, and a base connected to a reference voltage terminal. And a third bipolar transistor having a first conductivity type, wherein the second current switching circuit has a collector connected to the second power supply terminal through a fourth resistor and an emitter connected to the second power supply terminal. A second opposite to the first conductivity type, which is connected to the first power supply terminal through a constant current circuit and whose base is connected to a connection midpoint between the level shifter of the level shift circuit and the first resistor.
A fourth bipolar transistor having a conductivity type of
A second collector is connected to the second power supply terminal through a fifth resistor, an emitter is connected to the first power supply terminal through the second constant current circuit, and a base is connected to the reference voltage terminal. A fifth bipolar transistor having a conductivity type, wherein the inverter has a source connected to a third power supply terminal, a gate connected to the collector of the second bipolar transistor of the first current switching circuit, and a gate connected to the second bipolar transistor of the first current switching circuit. A first having a first channel type connected to a connection midpoint with a second resistor
And a drain connected to the drain of the first MIS field effect transistor and an output terminal for outputting a level-converted output signal, and a source paired with the third power supply terminal. Is connected to the power supply terminal and the gate is connected to the connection midpoint between the collector of the fourth bipolar transistor of the second current switching circuit and the fourth resistor. And a second MIS field effect transistor having an opposite second channel type.

2. The level conversion circuit according to claim 1, wherein the gate of the first MIS field effect transistor of the inverter is the collector of the second bipolar transistor of the first current switching circuit. Instead of being connected to the middle point of connection with the second resistor, it is connected to the middle point of connection between the collector of the third bipolar transistor of the first current switching circuit and the third resistor, Instead of connecting the gate of the second MIS field effect transistor of the inverter to the connection midpoint between the collector of the fourth bipolar transistor of the second current switching circuit and the fourth resistor, , A second current switching circuit, wherein the fifth bipolar transistor is connected to a midpoint of connection between the collector of the fifth bipolar transistor and the fifth resistor. Conversion circuit.

3. The level conversion circuit according to claim 1, wherein the inverter connects the sources of the first and second MIS field effect transistors to the third power supply terminal, A third MIS field effect transistor having a first channel type, the gate of which is connected to a connection midpoint between the collector of the third bipolar transistor of the first current switching circuit and the third resistor; The drain is connected to the drain of the third MIS field-effect transistor and another output terminal that outputs a logic signal that takes "1" and "0" in another level-converted binary display, and the source is connected to the third output terminal. A second channel connected to the power supply terminal 4 and having a gate connected to the midpoint of connection between the collector of the fifth bipolar transistor of the second current switching circuit and the fifth resistor. And a fourth MIS field-effect transistor having a mold, the level conversion circuit.