JPH0654445B2 - 分散形コントロ−ラのデ−タ伝送制御方法 - Google Patents
分散形コントロ−ラのデ−タ伝送制御方法Info
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- JPH0654445B2 JPH0654445B2 JP62174863A JP17486387A JPH0654445B2 JP H0654445 B2 JPH0654445 B2 JP H0654445B2 JP 62174863 A JP62174863 A JP 62174863A JP 17486387 A JP17486387 A JP 17486387A JP H0654445 B2 JPH0654445 B2 JP H0654445B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、分散形コントローラのデータ伝送制御方法に
係り、特にプロセス制御用のプログラマブルコントーラ
（以下、ＰＣと略す）を複合台共用伝送路に接続してＰ
Ｃ相互間のデータ伝送を行なう場合に好適な伝送制御方
法に関する。
係り、特にプロセス制御用のプログラマブルコントーラ
（以下、ＰＣと略す）を複合台共用伝送路に接続してＰ
Ｃ相互間のデータ伝送を行なう場合に好適な伝送制御方
法に関する。
ＰＣは、スイツチ，発振器などからプロセスデータを入
力し、プログラムにより、コイルやモータのオン・オ
フ、バルブの開閉などの演算制御を行なうものであり、
そのフログラムは、高速かつサイクリツクに実行される
という特徴を有している。このＰＣを複数台共用伝送路
を介して接続した分散形ＰＣシステムにおいては、ＰＣ
相互間のデータ伝送は、上記プログラムの実行サイクル
に同期して高速で行われなければならない。このため、
特公昭60-24979号に記載されているように、各ＰＣから
共用伝送路に送信する権利を、共用伝送路上の競合制御
を行ないつつ与えて、ＰＣ相互間のデータ伝送を行なう
方法が知られている。
力し、プログラムにより、コイルやモータのオン・オ
フ、バルブの開閉などの演算制御を行なうものであり、
そのフログラムは、高速かつサイクリツクに実行される
という特徴を有している。このＰＣを複数台共用伝送路
を介して接続した分散形ＰＣシステムにおいては、ＰＣ
相互間のデータ伝送は、上記プログラムの実行サイクル
に同期して高速で行われなければならない。このため、
特公昭60-24979号に記載されているように、各ＰＣから
共用伝送路に送信する権利を、共用伝送路上の競合制御
を行ないつつ与えて、ＰＣ相互間のデータ伝送を行なう
方法が知られている。
上記従来技術では、プロセス制御上で発生するイベント
に対応して送信されたイベントデータに対にする受信し
たＰＣからの応答信号と、新たに非同期に発生するイベ
ントに対応して応答信号を返そうとしているＰＣに送信
要求されるイベントデータとを同時に別のＰＣに送信す
る点について配慮されていないため、イベントデータの
送信が応答信号送信により待たされる事態が数多く発生
し、高速応答を得るために、データ伝送速度を上げなけ
ればならないという技術的な難点があつた。
に対応して送信されたイベントデータに対にする受信し
たＰＣからの応答信号と、新たに非同期に発生するイベ
ントに対応して応答信号を返そうとしているＰＣに送信
要求されるイベントデータとを同時に別のＰＣに送信す
る点について配慮されていないため、イベントデータの
送信が応答信号送信により待たされる事態が数多く発生
し、高速応答を得るために、データ伝送速度を上げなけ
ればならないという技術的な難点があつた。
本発明の目的は、イベントデータを受信したＰＣからの
イベントデータに対する応答信号と、新たに発生したイ
ベントに対応して応答信号を返そうとしているＰＣに送
信要求されるイベントデータとの同時送信を可能にする
ことにより、データ伝送速度を上げずにシステムの高速
応答を実現することにある。
イベントデータに対する応答信号と、新たに発生したイ
ベントに対応して応答信号を返そうとしているＰＣに送
信要求されるイベントデータとの同時送信を可能にする
ことにより、データ伝送速度を上げずにシステムの高速
応答を実現することにある。
上記目的は、共用伝送路に接続された各コントローラか
ら送信するデータを、毎サイクル送信され、送信したコ
ントローラ以外の全てのコントローラが受信してデータ
の共有化を図るための共通データと、プロセス制御上で
発生するイベントに対応して送信され、送信するコント
ローラから指定されたコントローラのみが受信するイベ
ントデータとを包括したものとし、イベントデータを受
信したコントローラからのイベントデータに対する応答
信号を、次の送信タイミング時に共通データ内の応答デ
ータとして送信することにより、達成される。
ら送信するデータを、毎サイクル送信され、送信したコ
ントローラ以外の全てのコントローラが受信してデータ
の共有化を図るための共通データと、プロセス制御上で
発生するイベントに対応して送信され、送信するコント
ローラから指定されたコントローラのみが受信するイベ
ントデータとを包括したものとし、イベントデータを受
信したコントローラからのイベントデータに対する応答
信号を、次の送信タイミング時に共通データ内の応答デ
ータとして送信することにより、達成される。
イベントデータ受信時に送信される応答信号は１ビツト
ないし数ビツトのデータであるため、毎サイクル共通デ
ータとして送信しても、送信データ量としてはあまり増
大することなく、送信するコントローラ以外の全てのコ
ントローラにデータ伝送することができる。そのため、
プロセス制御上で非同期に発生するイベントに対応した
イベントデータを共通データと包括して送信すれば、イ
ベントデータ送信が応答送信により待たされることがな
い。
ないし数ビツトのデータであるため、毎サイクル共通デ
ータとして送信しても、送信データ量としてはあまり増
大することなく、送信するコントローラ以外の全てのコ
ントローラにデータ伝送することができる。そのため、
プロセス制御上で非同期に発生するイベントに対応した
イベントデータを共通データと包括して送信すれば、イ
ベントデータ送信が応答送信により待たされることがな
い。
以下、本発明の一実施例を第１図〜第６図により説明す
る。
る。
第２図に本発明を適用する分散形ＰＣのシステム構成例
を、第３図にはＰＣの内部構成例を示す。
を、第３図にはＰＣの内部構成例を示す。
ＰＣ１は、主としてプログラムを実行する中央処理装置
（以下、ＣＰＵと略す）２と、プロセスとのインタフエ
ースを司どるプロセス入出力装置（以下、ＰＩＯと略
す）３により構成される。
（以下、ＣＰＵと略す）２と、プロセスとのインタフエ
ースを司どるプロセス入出力装置（以下、ＰＩＯと略
す）３により構成される。
ＣＰＵ２は、リミツチスイツチ５、発振器８などによる
プロセスデータを周期的にＰＩＯ３より入力し、このプ
ロセスデータとＣＰＵ２内にあらかじめ格納されている
プログラムにより演算を実行し、再びＰＩＯ３を介し
て、モータ４，電磁弁６のオン・オフ制御，調製弁７の
開閉制御などを行なう。
プロセスデータを周期的にＰＩＯ３より入力し、このプ
ロセスデータとＣＰＵ２内にあらかじめ格納されている
プログラムにより演算を実行し、再びＰＩＯ３を介し
て、モータ４，電磁弁６のオン・オフ制御，調製弁７の
開閉制御などを行なう。
また、ＰＣ１は、共用伝送路であるシリアルバス９によ
り他ＰＣと接続されており、各ＰＣの演算制御に必要な
データおよび演算結果を周期的に送出し、ＰＣ相互の制
御強調をとりながら演算制御を行なうシステムとなつて
いる。
り他ＰＣと接続されており、各ＰＣの演算制御に必要な
データおよび演算結果を周期的に送出し、ＰＣ相互の制
御強調をとりながら演算制御を行なうシステムとなつて
いる。
各ＰＣのＣＰＵ２内部は、プログラム，データおよび途
中演算結果を格納するメモリ２６、該メモリに格納され
ているプログラムを実行するマイクロプロセツシングユ
ニツト（以下、ＭＰＵと略す）２４、プログラムを実行
した結果をプロセスに伝えるための、ＰＩＯ３とのイン
タフエースを司どるＰＩＯ入出力制御回路２８、ＰＩＯ
３から入力したデータおよびＭＰＵ２４により演算実行
された結果をシリアルバス９に送出するシリアスバス出
力回路２２、シリアルバス９上に送出された他ＰＣのデ
ータ、演算結果を送信するシリアルバス入力回路２１、
これらシリアルバス入出力回路の制御を行なうシリアル
バス入出力制御回路２３、各ＰＣの自ＰＣ番号（送信順
位）とシリアルバス９上の送信間隔を設定する設定装置
２７、該設定装置により設定される自ＰＣ番号、伝送周
期と送信ＰＣ番号より得られる送信待時間を設定し、Ｍ
ＰＵ２４に対し、送信タイミングを与える計時装置２５
から成つている。
中演算結果を格納するメモリ２６、該メモリに格納され
ているプログラムを実行するマイクロプロセツシングユ
ニツト（以下、ＭＰＵと略す）２４、プログラムを実行
した結果をプロセスに伝えるための、ＰＩＯ３とのイン
タフエースを司どるＰＩＯ入出力制御回路２８、ＰＩＯ
３から入力したデータおよびＭＰＵ２４により演算実行
された結果をシリアルバス９に送出するシリアスバス出
力回路２２、シリアルバス９上に送出された他ＰＣのデ
ータ、演算結果を送信するシリアルバス入力回路２１、
これらシリアルバス入出力回路の制御を行なうシリアル
バス入出力制御回路２３、各ＰＣの自ＰＣ番号（送信順
位）とシリアルバス９上の送信間隔を設定する設定装置
２７、該設定装置により設定される自ＰＣ番号、伝送周
期と送信ＰＣ番号より得られる送信待時間を設定し、Ｍ
ＰＵ２４に対し、送信タイミングを与える計時装置２５
から成つている。
次に、ＣＰＵ２のデータ伝送制御動作を説明する。ＭＰ
Ｕ２４は、通常時にはメモリ２６に格納されたプログラ
ムを実行し、プロセス機器の制御を行なつている。この
演算制御中、一定周期で計時装置２５から送信タイミン
グがＭＰＵ２４に対し与えられる、ＭＰＵ２４は、送信
タイミングを受けとると、それまでの演算制御を中断
し、データ送信を開始する。ＭＰＵ２４が、メモリ２６
に格納された出力データをシリアルバス入出力制御回路
２３内レジスタにセツトすることにより、シリアルバス
出力回路２２を介してシリアルバス９にデータが送出さ
れる。
Ｕ２４は、通常時にはメモリ２６に格納されたプログラ
ムを実行し、プロセス機器の制御を行なつている。この
演算制御中、一定周期で計時装置２５から送信タイミン
グがＭＰＵ２４に対し与えられる、ＭＰＵ２４は、送信
タイミングを受けとると、それまでの演算制御を中断
し、データ送信を開始する。ＭＰＵ２４が、メモリ２６
に格納された出力データをシリアルバス入出力制御回路
２３内レジスタにセツトすることにより、シリアルバス
出力回路２２を介してシリアルバス９にデータが送出さ
れる。
ＭＰＵ２４は、自ＣＰのデータ送信が終了すると、再び
演算制御を始める。他ＣＰがシリアルバス９にデータを
送出した場合、送出データは、無条件でシリアルバス入
力回路２１を介し、シリアルバス入出力制御回路２３内
レジスタにセツトされる。データがセツトされると、シ
リアルバス入出力制御回路２３は、ＭＰＵ２４に対し受
信データが存在することを伝える。これにより、ＭＰＵ
２４は、それまでの演算制御を中断し、データ受信を開
始する。
演算制御を始める。他ＣＰがシリアルバス９にデータを
送出した場合、送出データは、無条件でシリアルバス入
力回路２１を介し、シリアルバス入出力制御回路２３内
レジスタにセツトされる。データがセツトされると、シ
リアルバス入出力制御回路２３は、ＭＰＵ２４に対し受
信データが存在することを伝える。これにより、ＭＰＵ
２４は、それまでの演算制御を中断し、データ受信を開
始する。
ＭＰＵ２４は、シリアルバス入出力制御回路２３内レジ
スタにセツトされたデータをメモリ２６に転送し、受信
が終了するまでこれを繰り返す。その後、ＭＰＵ２４
は、再び演算制御を始める。
スタにセツトされたデータをメモリ２６に転送し、受信
が終了するまでこれを繰り返す。その後、ＭＰＵ２４
は、再び演算制御を始める。
第１図にシリアルバス９上に送出されるデータのフオー
マツトを示す。送出データは、イベントデータが共通デ
ータの後に付加されているかどうかの制御コード（Ｃ
Ｃ）を先頭にして、以下、送信ＰＣ番号（ＳＡ）、イベ
ントデータが付加された場合の送信先（受信）ＰＣ番号
（ＲＡ）、送信される共通データ量（ｍ）、送信される
イベントデータ量（ｎ）、共通データ（ＣＤ）、そして
イベントデータ（ＥＤ）により構成される。
マツトを示す。送出データは、イベントデータが共通デ
ータの後に付加されているかどうかの制御コード（Ｃ
Ｃ）を先頭にして、以下、送信ＰＣ番号（ＳＡ）、イベ
ントデータが付加された場合の送信先（受信）ＰＣ番号
（ＲＡ）、送信される共通データ量（ｍ）、送信される
イベントデータ量（ｎ）、共通データ（ＣＤ）、そして
イベントデータ（ＥＤ）により構成される。
第４，５図はＭＰＵ２４の送受信制御の処理フローチヤ
ートである。ＭＰＵ２４は、リセツトスタート後、装置
のイニシヤライズを行なう（Ｆ５）。
ートである。ＭＰＵ２４は、リセツトスタート後、装置
のイニシヤライズを行なう（Ｆ５）。
伝送制御のイニシヤル処理も、この時点で行なわれる。
まず、ＭＰＵ２４は、設定装置２７にあらかじめ設定さ
れている自ＰＣ番号、送信間隔および総ＰＣ数を読み出
し、メモリ２６に格納する。その後、ＭＰＵ２４は、シ
リアルバス９上に既にデータ送出を行なつている他のＰ
Ｃが存在しないことを確認するため、計時装置２５に最
大待時間を設定し、バスモニタ状態となる（Ｆ１０）。
シリアルバス９上にデータ送出を行なつている他ＰＣが
存在しない場合は、計時装置２５からＭＰＵ２４に対し
最大待時間後に送信タイミングが与えられ、送信データ
セツト（Ｆ１１）。データセツト時間待（Ｆ１５）を経
て送信開始し（Ｆ２０）、送信終了（Ｆ２５）後、再び
最大待時間を計時装置２５に設定し（Ｆ３０）、その
後、演算制御に移行する。シリアルバス９上に既にデー
タ送出を行なつている他ＰＣが存在する場合は、計時装
置２５から送信タイミングが与えられる以前に、データ
受信したことが、シリアルバス入出力制御回路２３から
ＭＰＵ２４に報告され、ＭＰＵ２４は受信処理を開始す
る（Ｆ４０）。受信終了（Ｆ４５）後、正常受信確認
（Ｆ５０）を行なう。受信が正常に完了したかどうか
は、データの最終受信をもつて判定される。受信データ
異常時に、誤つたデータにより送信待時間を設定した場
合は、データの衝突発生の可能性が大きいので、計時装
置２５への送信待時間の設定は、データの正常受信確認
後に行なう（Ｆ５５）。受信データ異常時は、次回の正
常受信まで、送信待時間の設定は延ばされる。正常受信
時には、続いてデータの抜けチエツク（Ｆ６０）をした
後、受信データをメモリ２６に転送する（Ｆ６５）。な
お計時装置２５の送信待時間設定を受信終了時点で行な
う場合、データ量の変化に伴い、データ伝送周期も変化
する。これを一定周期に保つため、データ量により送信
待時間の補正を行なつている。
まず、ＭＰＵ２４は、設定装置２７にあらかじめ設定さ
れている自ＰＣ番号、送信間隔および総ＰＣ数を読み出
し、メモリ２６に格納する。その後、ＭＰＵ２４は、シ
リアルバス９上に既にデータ送出を行なつている他のＰ
Ｃが存在しないことを確認するため、計時装置２５に最
大待時間を設定し、バスモニタ状態となる（Ｆ１０）。
シリアルバス９上にデータ送出を行なつている他ＰＣが
存在しない場合は、計時装置２５からＭＰＵ２４に対し
最大待時間後に送信タイミングが与えられ、送信データ
セツト（Ｆ１１）。データセツト時間待（Ｆ１５）を経
て送信開始し（Ｆ２０）、送信終了（Ｆ２５）後、再び
最大待時間を計時装置２５に設定し（Ｆ３０）、その
後、演算制御に移行する。シリアルバス９上に既にデー
タ送出を行なつている他ＰＣが存在する場合は、計時装
置２５から送信タイミングが与えられる以前に、データ
受信したことが、シリアルバス入出力制御回路２３から
ＭＰＵ２４に報告され、ＭＰＵ２４は受信処理を開始す
る（Ｆ４０）。受信終了（Ｆ４５）後、正常受信確認
（Ｆ５０）を行なう。受信が正常に完了したかどうか
は、データの最終受信をもつて判定される。受信データ
異常時に、誤つたデータにより送信待時間を設定した場
合は、データの衝突発生の可能性が大きいので、計時装
置２５への送信待時間の設定は、データの正常受信確認
後に行なう（Ｆ５５）。受信データ異常時は、次回の正
常受信まで、送信待時間の設定は延ばされる。正常受信
時には、続いてデータの抜けチエツク（Ｆ６０）をした
後、受信データをメモリ２６に転送する（Ｆ６５）。な
お計時装置２５の送信待時間設定を受信終了時点で行な
う場合、データ量の変化に伴い、データ伝送周期も変化
する。これを一定周期に保つため、データ量により送信
待時間の補正を行なつている。
送信データはＦ１１でセツトされるが、詳しくは第５図
に示すように、ＥＤの正常受信の有無およびＥＤの送信
要求の有無を判定し、その判定結果に応じて第１図に示
すデータフオーマツトの送信データをセツトする。ま
ず、ＥＤの正常受信の有無を判定し（Ｆ１１０）、正常
受信されたＥＤがある場合、送信元ＰＣへの応答信号が
ＣＤ内応答データとしてセツトされる（Ｆ１２０）。さ
らに、ＥＤの送信要求の有無を判定し（Ｆ１３０）、送
信要求有の場合は、第１図に示すデータフオーマツトの
ＣＣ，ＳＡ，ＲＡ，ｍ，ｎ，ＣＤ，ＥＤの全てのデータ
がセツトされ（Ｆ１４０）、送信要求無の場合は、Ｃ
Ｃ，ＳＡ，ｍ，ＣＤのデータのみがセツトされる（Ｆ１
４５）。
に示すように、ＥＤの正常受信の有無およびＥＤの送信
要求の有無を判定し、その判定結果に応じて第１図に示
すデータフオーマツトの送信データをセツトする。ま
ず、ＥＤの正常受信の有無を判定し（Ｆ１１０）、正常
受信されたＥＤがある場合、送信元ＰＣへの応答信号が
ＣＤ内応答データとしてセツトされる（Ｆ１２０）。さ
らに、ＥＤの送信要求の有無を判定し（Ｆ１３０）、送
信要求有の場合は、第１図に示すデータフオーマツトの
ＣＣ，ＳＡ，ＲＡ，ｍ，ｎ，ＣＤ，ＥＤの全てのデータ
がセツトされ（Ｆ１４０）、送信要求無の場合は、Ｃ
Ｃ，ＳＡ，ｍ，ＣＤのデータのみがセツトされる（Ｆ１
４５）。
共通データＣＤは、第１図にその部分のみを抽出して詳
細図示したように、他ＰＣからのイベントデータ受信に
対する応答データ（ＡＣＫ−ＥＤ）と、それ以外の共通
データ（ＤＡＴＡ）より構成されており、その応答デー
タはＦ１２０でセツトされる。上記応答データは、たと
えばシステム立上げ時に設定されるＰＣ番号に対応した
ビツトに割付される複数バイトのデータとする。
細図示したように、他ＰＣからのイベントデータ受信に
対する応答データ（ＡＣＫ−ＥＤ）と、それ以外の共通
データ（ＤＡＴＡ）より構成されており、その応答デー
タはＦ１２０でセツトされる。上記応答データは、たと
えばシステム立上げ時に設定されるＰＣ番号に対応した
ビツトに割付される複数バイトのデータとする。
第６図は、イベントデータ伝送がある場合のデータ伝送
のタイムチヤートである。同図（Ａ）に示す各ＰＣのカ
ウンタ値は、送信間隔時間ｔごとにカウントアツプさ
れ、Ｎから再びＯに戻るサイクリツク動作をする。送信
権は、このカウンタ値と一致したＰＣNo.のＰＣに対し
与えられる。すなわち、t01,t11,t21の期間はＰＣNo.０
のＰＣ、t02,t12,t22の期間はＰＣNo.１のＰＣというよ
うに、各ＰＣが順次送信権を得て、同図（Ｂ）に示すよ
うに、データをシリアルバス９へ続々と送出する。イベ
ントデータ送信と、イベントデータ受信時の応答信号送
信の様子は同図（Ｃ），（Ｄ）に示される。たとえば、
t01でＰＣNo.０のＰＣからＰＣNo.２のＰＣにＥＤを送
信し、t02でＰＣNo.１のＰＣからＰＣNo.２のＰＣにＥ
Ｄを送信したとすると、これらに対する受信応答信号
は、t03までにセツトされ、ＰＣNo.２のＰＣが送信権を
得るt03の期間に、それぞれ共通データとしてＰＣNo.０
および１の各ＰＣに送信される。また、このt03の期間
に送信要求があつたＰＣNo.２からＰＣNo.３へのＥＤの
送信も、上記共通データの送信と同時に行なわれる。こ
のように、ＥＤ受信に対する応答信号は、各ＰＣの次の
送信タイミング時に共通データとして必ず送信され、こ
の時、ＥＤの送信要求があれば、この送信要求のあつた
ＥＤも同時に送信されるため、ＥＤ送信が遅れることな
く、システムの高速応答を可能にする。
のタイムチヤートである。同図（Ａ）に示す各ＰＣのカ
ウンタ値は、送信間隔時間ｔごとにカウントアツプさ
れ、Ｎから再びＯに戻るサイクリツク動作をする。送信
権は、このカウンタ値と一致したＰＣNo.のＰＣに対し
与えられる。すなわち、t01,t11,t21の期間はＰＣNo.０
のＰＣ、t02,t12,t22の期間はＰＣNo.１のＰＣというよ
うに、各ＰＣが順次送信権を得て、同図（Ｂ）に示すよ
うに、データをシリアルバス９へ続々と送出する。イベ
ントデータ送信と、イベントデータ受信時の応答信号送
信の様子は同図（Ｃ），（Ｄ）に示される。たとえば、
t01でＰＣNo.０のＰＣからＰＣNo.２のＰＣにＥＤを送
信し、t02でＰＣNo.１のＰＣからＰＣNo.２のＰＣにＥ
Ｄを送信したとすると、これらに対する受信応答信号
は、t03までにセツトされ、ＰＣNo.２のＰＣが送信権を
得るt03の期間に、それぞれ共通データとしてＰＣNo.０
および１の各ＰＣに送信される。また、このt03の期間
に送信要求があつたＰＣNo.２からＰＣNo.３へのＥＤの
送信も、上記共通データの送信と同時に行なわれる。こ
のように、ＥＤ受信に対する応答信号は、各ＰＣの次の
送信タイミング時に共通データとして必ず送信され、こ
の時、ＥＤの送信要求があれば、この送信要求のあつた
ＥＤも同時に送信されるため、ＥＤ送信が遅れることな
く、システムの高速応答を可能にする。
本発明との比較のため、ＥＤ受信に対する応答信号をＥ
Ｄデータとして個々に送信するようにした場合のデータ
伝送のタイムチヤートを第７図に示す。同図において、
ＰＣNo.２のＰＣに着目すると、最初の送信タイミング
であるt03では、t01で受信したＰＣNo.０からのＥＤに
対する応答信号を送信し、次の送信タイミングであるt
13でも、t02で受信したＰＣNo.１からのＥＤに対する応
答信号を送信するため、t03で送信要求のあつたＰＣNo.
２からのＰＣNo.３へのＥＤの送信ができず、さらに次
の送信タイミングであるt23までＰＣNo.２からのＰＣN
o.３へのＥＤの送信が待たされることとなる。本発明に
よれば、このような送信応答信号との競合による他ＰＣ
へのＥＤ送信の遅れをなくし、第６図に示すように要求
通りにＥＤ送信ができるため、データ伝送速度を上げる
ことなく、システムの高速応答が得られるという効果が
ある。
Ｄデータとして個々に送信するようにした場合のデータ
伝送のタイムチヤートを第７図に示す。同図において、
ＰＣNo.２のＰＣに着目すると、最初の送信タイミング
であるt03では、t01で受信したＰＣNo.０からのＥＤに
対する応答信号を送信し、次の送信タイミングであるt
13でも、t02で受信したＰＣNo.１からのＥＤに対する応
答信号を送信するため、t03で送信要求のあつたＰＣNo.
２からのＰＣNo.３へのＥＤの送信ができず、さらに次
の送信タイミングであるt23までＰＣNo.２からのＰＣN
o.３へのＥＤの送信が待たされることとなる。本発明に
よれば、このような送信応答信号との競合による他ＰＣ
へのＥＤ送信の遅れをなくし、第６図に示すように要求
通りにＥＤ送信ができるため、データ伝送速度を上げる
ことなく、システムの高速応答が得られるという効果が
ある。
第１図〜第６図は本発明の実施例の説明図で、第１図は
シリアルバス上の送信データフオーマツト、第２図は分
散形ＰＣのシステム構成図、第３図はＰＣ内ＣＰＵの内
部構成図、第４，５図はデータ伝送制御の処理フローチ
ヤート、第６図は本発明によるデータ伝送制御のタイム
チヤート、第７図は本発明によらないデータ伝送制御の
タイムチヤートである。 １…ＰＣ、２…ＣＰＵ、９…シリアルバス（共用伝送
路）、２３…シリアルバス入出力制御回路、２４…ＭＰ
Ｕ、２５…計時装置、ＣＤ…共通データ、ＥＤ…イベン
トデータ、ＡＣＫ−ＥＤ…応答データ。
シリアルバス上の送信データフオーマツト、第２図は分
散形ＰＣのシステム構成図、第３図はＰＣ内ＣＰＵの内
部構成図、第４，５図はデータ伝送制御の処理フローチ
ヤート、第６図は本発明によるデータ伝送制御のタイム
チヤート、第７図は本発明によらないデータ伝送制御の
タイムチヤートである。 １…ＰＣ、２…ＣＰＵ、９…シリアルバス（共用伝送
路）、２３…シリアルバス入出力制御回路、２４…ＭＰ
Ｕ、２５…計時装置、ＣＤ…共通データ、ＥＤ…イベン
トデータ、ＡＣＫ−ＥＤ…応答データ。
フロントページの続き (56)参考文献 特開 昭59−144243（ＪＰ，Ａ) 特開 昭59−205640（ＪＰ，Ａ) 特開 昭60−246143（ＪＰ，Ａ) 特開 昭61−161506（ＪＰ，Ａ)
Claims (2)
- 【請求項１】周期的に演算制御するコントローラを複数
台共用伝送路に接続し、定められた送信順位と送信間隔
で各コントローラに周期的に送信権を与えながら、伝送
路を共用してコントローラ相互間のデータ伝送を行なう
システムにおいて、各コントローラから送信するデータ
を、毎サイクル送信され、送信したコントローラ以外の
共用伝送路に接続された全てのコントローラが受信して
データの共有化を図るための共通データと、プロセス制
御上で発生するイベントに対応して送信され、送信する
コントローラから指定されたコントローラのみが受信す
るイベントデータとを包括したものとし、イベントデー
タを受信したコントローラからのイベントデータに対す
る応答信号を、次の送信タイミング時に共通データ内の
応答データとして送信することを特徴とする分散形コン
トローラのデータ伝送制御方法。 - 【請求項２】特許請求の範囲第１項記載の方法におい
て、応答データを、システム立上げ時に設定された自コ
ントローラのシリアル番号に対応するビツトに割付けた
複数ビツトのデータとすることを特徴とする分散形コン
トローラのデータ伝送制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62174863A JPH0654445B2 (ja) | 1987-07-15 | 1987-07-15 | 分散形コントロ−ラのデ−タ伝送制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62174863A JPH0654445B2 (ja) | 1987-07-15 | 1987-07-15 | 分散形コントロ−ラのデ−タ伝送制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6419406A JPS6419406A (en) | 1989-01-23 |
| JPH0654445B2 true JPH0654445B2 (ja) | 1994-07-20 |
Family
ID=15985971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62174863A Expired - Fee Related JPH0654445B2 (ja) | 1987-07-15 | 1987-07-15 | 分散形コントロ−ラのデ−タ伝送制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654445B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4810149B2 (ja) * | 2005-07-21 | 2011-11-09 | 株式会社Ｉｃｓｔ | 血圧値表示装置、血圧計測装置、血圧値表示方法 |
| JP2007334808A (ja) * | 2006-06-19 | 2007-12-27 | Yokogawa Electric Corp | 管理システム |
-
1987
- 1987-07-15 JP JP62174863A patent/JPH0654445B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6419406A (en) | 1989-01-23 |
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| JPH0343653B2 (ja) |
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