JPH065673B2

JPH065673B2 - 半導体装置とその製造方法

Info

Publication number: JPH065673B2
Application number: JP12564885A
Authority: JP
Inventors: 諭中山; 均遠田; 進村本
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1985-06-10
Filing date: 1985-06-10
Publication date: 1994-01-19
Anticipated expiration: 2009-01-19
Also published as: JPS61284937A

Description

【発明の詳細な説明】産業上の利用分野本発明は半導体装置およびその製造方法に関し、特に高
融点金属を主体とする平坦化ゲート電極配線および平坦
化多層配線の構造とその製造方法に関するものである。

従来の技術半導体装置の配線材料としては、一般にAlが用いられて
いるが、半導体装置が微細化するに伴い配線電流密度が
増加するため、エレクトロマイグレーションによる配線
の信頼性低下が問題となってきている。この問題を解決
するためMo、Ｗ等の高融点金属を配線に用いることが考
えられるが、高融点金属は下地酸化膜との密着性が悪く
また加工が難しい等の問題がある。

また、半導体装置が微細化、高密度化するに伴い、配線
の多層化が進められている。多層配線を形成する場合、
下層のSiＯ_２膜等の層間絶縁膜を気相成長法により被覆
し、この層間絶縁膜の所望の位置に開口部（スルーホー
ル、コンタクトホールなど）を設け、その後上層の配線
を行うという方法が通常用いられる。しかし、この場合
には、下層の配線による層間絶縁膜の凹凸のために、ホ
ト工程による上層の配線のパターニングが困難になるこ
と、段差部で上層の配線の断線が生じやすい等の問題が
ある。この問題を解決するために、配線層や層間絶縁膜
あるいはスルーホール自体を平坦化する平坦化配線技術
が各種提案されている。

その中で主な技術は、Al蒸着の堆積方向性を利用したAl
リフトオフ法、SiＯ_２膜の堆積方向性を利用したSiＯ_２
膜リフトオフ法、リアクティブイオンエッチング（ＲＩ
Ｅ）を利用したエッチバック法、スパッタによる膜堆積
とエッチングの特性を利用したバイアススパッタ法等が
ある。しかしながら、Alリフトオフ法およびSiＯ_２膜リ
フトオフ法いずれの場合にも、ホトレジスト上にAlまた
はSiＯ_２膜を堆積する際に、ホトレジスト側面にも膜が
付着するため、ホトレジストの除去が難しい等の問題が
ある。またエッチバック法では制御性、再現性が難し
く、バイアススパッタ法では、プラズマ衝撃による素子
への悪影響等の問題がある。

さらに、配線が多層化、高密度化するに伴いスルーホー
ルのアスペクト比が増加し、スルーホール内への配線金
属の堆積も困難になってきている。この問題を解決する
ため、下地の半導体やAl配線上に選択的にタングステン
（Ｗ）を埋込む技術が提案されているが、Ｗを厚く堆積
すれば選択性が悪化するため、深さ１μｍ以上のスルー
ホールを完全に埋込むまでにはいたっていない。

発明が解決しようとする問題点以上述べたように、半導体装置における最近の微細化・
高密度化の動向に伴って、その作製プロセスの改良が必
要となっている。中でも特に、機能付与後の半導体デバ
イスの配線は上記動向に伴って複雑となり、そのために
多層配線技術が開発された。この多層配線技術において
は素子−配線または配線同しの電気的接続を確保するた
めに層間絶縁膜にコンタクトホール、ビアホールなどを
設ける必要があるが、これらの存在に基いて配線部に段
差が形成され、ステップカバレージ性の良好な成膜法も
ないことから、断線等を生じるため配線の信頼性が著し
く損なわれることになる。そこで、配線の平坦化が重要
な課題となっており各種の平坦化技術が提案されてい
る。また、ゲート電極配線についても平坦化の問題は重
要である。従来の方法では、既に述べたように、依然と
して解決すべき問題が残されており、上記課題を解決し
得る新たな技術の出現が待たれている。

また、半導体装置の微細化により配線電流密度が増大す
るのでエレクトロマイグレーションが生じる恐れがあ
り、配線の信頼性が損われるので、高融点金属を配線材
料として使用することが有利であると考えられるが、絶
縁層との密着性、加工性に問題があり、その利用技術は
十分なものではなかった。

そこで、本発明の第１の目的は、エレクトロマイグレー
ションや、配線材料と下地酸化膜との密着性不良等によ
る配線の信頼性低下の問題を解決した高融点金属を主体
とする配線構造を有する半導体装置とその製造方法を提
供することにある。

また、本発明の第２の目的は、各種平坦化技術の問題点
を解決した微細でかつ平坦なゲート電極配線または多層
配線構造とその製造方法を提供することにある。

更に、本発明の第３の目的は、アスペクト比の大きな微
細でかつ深いスルーホールの構造並びにこのような構造
を備えた半導体装置とその製造方法を提供することにあ
る。

問題点を解決するための手段本発明者等は上記本発明の目的が、機能付与された従来
の半導体基板表面上の絶縁膜の溝または孔、あるいは導
電性物質に設けられた孔の側面に設けられた絶縁体層の
側面および底面の少なくとも一方に半導体または金属膜
を設け、これに接して高融点金属を埋込むことにより達
成し得ることを見出し本発明を完成した。

即ち、まず本発明の半導体装置は側壁、底面が絶縁体か
らなる溝または孔と、該溝または孔の側面、底面の少な
くとも一方に設けられた導電体層と、該導電体層と接し
て設けられた高融点金属層とを具備する導体構造を備え
ていることを特徴とする。

本発明の半導体装置は、例えば添付第１図(a)〜(c)に示
すような構成をとることができる。

また、本発明の半導体装置は以下のようにして作製する
ことができる。まず、半導体基板に、例えばSiＯ_２、Si
_３Ｎ_４、リンガラス（ＰＳＧ）、ポリイミドなどの樹
脂、Al_２Ｏ_３などの公知の材料から下地（基板）材料に
応じて適当に選び、スパッタ法、ＣＶＤ法、プラズマＣ
ＶＤ法、陽極酸化法などにより絶縁体層を形成し、該絶
縁体層にフォトエッチングなどで溝または孔（以下簡単
化のために単に溝という）を所定のパターンで形成す
る。この際のレジストパターンをマスクとして利用して
各種蒸着法を利用して導電体層（Si、Al等）を形成し、
リフトオフにより溝以外の部分の蒸着層を除去すること
により溝の底部のみに導電体層を形成することができ
る。この場合導電体層は薄く形成することが有利であ
る。

また、導電体層を溝の側面にのみ形成する場合には、前
記と同様に溝を形成した後、付きまわり性良好な成膜法
例えば気相成長法を利用して導電体膜を溝の側面にも付
着するように形成し、次いで方向性のあるドライエッチ
ング法により導電体膜全面にエッチングすることにより
実現できる。

更に、溝の側面、底面両者に導電体膜を形成する場合に
は、同様に溝を形成した後、蒸着法、例えば真空蒸着法
もしくは気相成長法などにより導電体膜を溝内面全体に
形成し、次いでレジストを塗布し、プラズマエッチン
グ、反応性イオンエッチングなどでエッチバックするこ
とにより溝内のレジストを除き、溝内に残留するレジス
トをマスクとしてエッチングにより溝部分以外の導体層
を除き、最後に溝部に残留するレジストを除去すること
により側面、底面両者に導電体膜を形成することができ
る。

この態様において、付きまわり性の悪い蒸着法を使用す
る場合には導電体層を厚めに形成することが有利であ
る。薄くした場合には前記の底部のみに導電体層を形成
する態様とほぼ同じになる。尚、底部と側壁部の堆積層
の厚さは同じである必要はない。

かくして、溝の側面、底面の少なくとも一方を導電体膜
で覆った後の該溝への高融点金属の埋込みは、各金属の
ハロゲン化物とＨ_２との混合雰囲気下で加熱することに
より実施できる。例えば、高融点金属がＷである場合に
はＷＦ_６とＨ_２との混合雰囲気中で上記のようにして得
た半加工製品を熱処理することによりＷによる溝の埋込
みが可能となる。加熱温度は約400℃以下であることが
好ましくこの範囲内で選択的堆積が期待できる。

また、本発明の更に別の態様によれば、第５図に示すよ
うにアスペクト比の高いスルーホール部に上記と同様な
平坦な積層構造を形成することができる。これはまず孔
側面に熱酸化法などで絶縁体層を形成し、次いで前記の
溝側面にのみ導電体層を形成する方法に従って、孔側面
にのみ導体層を形成し、次いで上記と同様に高融点金属
層を導電体層上に選択的に堆積させて最終製品を得るこ
とができる。この場合、高融点金属層は孔全体を埋めて
いても、また中空状であってもよい。

作用半導体装置の多層配線技術あるいはゲート電極形成にお
いて、その微細化を達成するためには、配線電流密度の
増加に耐え得る配線材料、即ちエレクトロマイグレーシ
ョンを防止できる材料の使用が必要となる。

このような要求を満足する材料としてはＷ、Mo等の高融
点金属が有利であるが、これらは下地材料との密着性の
点で問題があった。この点、本発明によれば、まず下地
材（絶縁膜）との密着性および高融点金属との密着性い
ずれにおいても有利な導電体材料（Al、Si）膜を介在さ
せているので、上記のような問題は解決できる。

更に、多層配線におけるもう一つの重大な問題は、配線
構造の平坦化である。この平坦化が不十分である場合に
は、段差部での配線層の電界集中等による溶断、断線な
どの可能性が高く、配線の信頼性は著しく低いものとな
る。この平坦化の問題も、本発明に従ってゲート電極配
線部、多層配線部のスルーホールに相当する溝の側面、
底面の少なくとも一方に導電体膜を形成し、その埋込み
を高融点金属のハロゲン化物とＨ_２との混合雰囲気下で
加熱することにより選択的に行うことで解決された。

これは、埋込みに使用される高融点金属とAl等の導電体
層との密着性が改善された結果、該導電体膜上にのみ選
択的に高融点金属を堆積することが可能となったことに
よる。

従って、本発明によれば、スルーホールのアスペクト比
が大きく、従来の方法では該スルーホール内への堆積が
困難であった、微細かつ深いスルーホールに対しても配
線金属を容易に堆積させることができる。

かくして、本発明の半導体装置においては、高融点金属
層を配線材料して用いていることに基き、エレクトロマ
イグレーションの恐れは著しく低く、また平坦化の点に
おいても十分な改善がなされているので、ゲート電極配
線の場合、多層配線構造の場合等いずれの態様において
も該配線の信頼性は大巾に改善されることになり、ひい
ては半導体装置自体の信頼性も大巾に改善される。

また、本発明の方法によれば、信頼性の高い半導体装置
を有利に作製でき、最近の半導体装置における微細化、
高密度化の動向に十分対応できるものである。

実施例以下に本発明の実施例を図に従って説明する。

第１図は本発明の実施例を示す断面図であって、シリコ
ン基板１と、シリコン酸化膜２と、酸化膜２に設けられ
た溝３と、溝３の内面に形成された多結晶シリコンまた
はアルミニウム層４と、溝３に埋込まれたタングステン
５とで構成される。第１図(a)では、シリコン酸化膜２
に設けられた溝３の底面に接して多結晶シリコン層また
はアルミニウム層４があり、(b)では溝３の側壁に接し
て多結晶シリコン層またはアルミニウム層４があり、
(c)では溝３の底面と側壁に接して多結晶シリコン層ま
たはアルミニウム層４が設けられている。これら、多結
晶シリコン層またはアルミニウム層４に接してＷが溝３
の中に埋込まれている。このような構造のゲート電極・
配線を構造するための方法を以下に示す。

第２図は本発明の第一の実施例を示す工程図であって、
溝３の底面のみに半導体もしくは金属層を形成し、高融
点金属を埋込む方法に関するものである。第２図(a)に
示すように約5000Åのシリコン酸化膜２を被覆したシリ
コン基板１上に、第２のシリコン酸化膜２’を約5000Å
堆積させる。この第２のシリコン酸化膜２’上にホトレ
ジスト膜６を塗布し、通常のホト工程によって電極配線
パターンに従ってホトレジストの一部を除去した後、ホ
トレジストをマスクにして、プラズマエッチング法によ
り第２のシリコン酸化膜２’に溝３を形成する。次に同
図(b)に示すように、ホストレジストを塗布した状態の
まま真空蒸着法によりアルミニウム（Al）またはシリコ
ン（Si）４を溝３の底部およびホストレジスト６上に数
100Å程度付着させる。この場合、付着させるAlまたはS
i４の膜厚が薄いため、ホトレジスト上の側面にはほと
んど付着しない。次に同図(c)に示すように、アセトン
でホトレジスト６を除去すると同時に、ホトレジスト６
上のAlまたはSi４をリフトオフすることにより第２のシ
リコン酸化膜２’に設けられた溝３の底部にのみAlまた
はSi４を残す。

第３図は本発明の第二の実施例を示す工程図であって、
溝３の側面のみに半導体もしくは金属層４を形成し、高
融点金属５を埋込む方法に関するものである。第３図
(a)において、シリコン酸化膜２に設けた溝５に気相成
長法によりSi膜６を溝側面にも付着するよう形成する。
次に同図(b)のように方向性のあるドライエッチング法
によりSi４を全面に亘りエッチングし、溝３の側壁にの
みSi膜を残す。

第４図は本発明の第三の実施例を示す工程図であって、
溝３の底面および側面の両者に半導体もしくは金属層４
を形成し、高融点金属５を埋込む方法に関するものであ
る第４図(a)に示すように、シリコン基板１上のシリコ
ン酸化膜２に通常の工程により電極配線パターンに従っ
て溝５を形成した後、気相成長法により、Si膜またはAl
膜４を数100Å程度付着させる。次に同図(b)に示すよう
に、ホトレジスト６を全面に塗布する。この場合、ホト
レジスト６は溝３にも埋込まれるため、通常溝３内のホ
トレジスト６は溝３以外のホトレジストより厚くなる。
次に同図(c)に示すように、ホトレジスト６をプラズマ
エッチング法によりエッチバックし、溝３以外のホトレ
ジスト６を除去する。次に同図(d)に示すように、溝３
内のホトレジスト６をマスクにして溝３以外に付着して
いるAlまたはSiを通常のエッチング法で除去した後、溝
３内のホトレジスト６を除去することにより、シリコン
酸化膜２に設けられた溝３の底部および側面にSiまたは
Al４を残す。

以上のような方法のいずれかを用いて、シリコン酸化膜
に設けられた溝３の底部または側面にのみSiまたはAlを
付着させた後、第１図(a)、(b)、(c)に示すように、Ｗ
Ｆ_６とＨ_２の混合雰囲気中で加熱処理することにより、
溝３にＷ５を埋込み、平面が平坦な埋込み配線層を形成
する。

第５図〔Ａ〕、〔Ｂ〕は本発明の他の実施例であって、
第３図に示した第２の実施例の応用である。まず、シリ
コン基板11の所望の領域にシリコン基板を貫通した孔を
形成した後、熱酸化によりシリコン酸化膜12を形成す
る。つぎに、多結晶シリコン13を堆積し、第２の実施例
で示した方法に従い、方向性のあるドライエッチングに
よりシリコン基板11の表面および裏面の多結晶シリコン
を除去し、孔の側壁にのみ多結晶シリコン層13を形成す
る。その後、ＷＦ_６とＨ_２の混合雰囲気中で熱処理する
ことにより孔中にＷ14、14’を埋込む。本実施例のよう
に、孔の径に対し深さが非常に大きい場合、即ちアスペ
クト比が高い場合は必ずしも第５図〔Ａ〕の如く、Ｗ14
で完全に孔を埋込む必要がなく、第５図〔Ｂ〕の如くＷ
14’で孔の側壁を覆った構造とすることも可能である。
本実施例はシリコン基板11を貫通した例であるが、絶縁
物でも実施できることは言うまでもなく、その場合には
シリコン酸化膜12は不要である。

発明の効果以上説明したように、本発明では配線材料が高融点金属
であるから、エレクトロマイグレーションによる配線の
信頼性低下を防ぐことができること、シリコン酸化膜と
高融点金属との間にAlまたはSi層があるので、高融点金
属とシリコン酸化膜との密着性が良いこと、AlまたはSi
層の上にのみ選択的に高融点金属を堆積させるので高融
点金属の加工が必要なこと、AlまたはSi層をシリコン酸
化膜に設けた溝の底部または側面にのみ形成することに
より高融点金属を溝に埋込み、表面が平坦な埋込み配線
層を形成できること、アスペクト比が大きく深いスルー
ホールの側壁にのみSi層を形成し、側壁のSi層に高融点
金属を堆積させることにより、高融点金属が埋め込まれ
た深いスルーホールを形成できる等の利点がある。この
場合、シリコン酸化膜の溝の底部または側壁にAlまたは
Siを付着させる方法は種々考えられるが、いずれの場合
にもAlまたはSi層が薄くてよいため容易である。

従って、本発明の半導体装置は微細化、高密度化しても
エレクトロマイグレーションを生じず、また断線等の恐
れのない高い信頼性を有するものである。

【図面の簡単な説明】

第１図(a)〜(c)は、本発明の装置の特徴を表わしている
３種の埋込み配線の断面構成図であり、第２図は、本発明の第１の実施例を示す工程図であっ
て、溝底面のみに半導体もしくは金属層を形成する方法
に関するものであり、第３図は本発明の第２の実施例を示す工程図であって、
溝側面のみに半導体もしくは金属層を形成する方法に関
するものであり、第４図は本発明の第３の実施例を示す工程図であって、
溝底面および溝側面両者に半導体もしくは金属層を形成
する方法に関するものであり、第５図は、本発明の他の実施例である深いスルーホール
の構成図である。（主な参照番号）１，11・・シリコン基板、２，２’，12・・シリコン酸化膜、３・・溝、４，13・・AlまたはSi層、６・・ホトレジスト、５，14，14’・・Ｗ

Claims

【特許請求の範囲】

【請求項１】側壁、底面が絶縁体からなる溝または孔
と、該溝または孔の側面、底面の少なくとも一方に設け
られた導電体層と、該導電体層と接して設けられた高融
点金属層とを具備する導体構造を備えていることを特徴
とする半導体装置。
【請求項２】側壁、底面が絶縁体からなる溝または孔
と、該溝または孔の側面、底面の少なくとも一方に設け
られた導電体層と、該導電体層と接して設けられた高融
点金属層とを具備する導体構造を備えている半導体装置
の製造方法において、上記溝または孔の側面、底面の少
なくとも一方に導電体材料を堆積する工程および該導電
体材料層上に高融点金属を選択的に堆積させる工程を含
むことを特徴とする上記半導体装置の製造方法。
【請求項３】前記溝または孔を形成した際のレジストパ
ターンをマスクとして蒸着法により導電体層を形成し、
リフトオフにより前記溝または孔以外の部分の堆積膜を
除去することにより該溝または孔の底部のみに導電体層
を形成することを特徴とする特許請求の範囲第２項記載
の方法。
【請求項４】前記溝または孔の形成後、気相成長法によ
り導電体層を形成し、次いで方向性のあるドライエッチ
ング法で該導電体層全体をエッチングにより除去し、該
溝または孔の側面にのみ導電体層を形成することを特徴
とする特許請求の範囲第２項記載の方法。
【請求項５】前記溝または孔の形成後、蒸着法で該溝ま
たは孔の側面および底部全面に導電体膜を形成し、次い
でレジストを塗布し、エッチバックし、前記溝または孔
内に残されるレジストをマスクとして該溝または孔以外
の部分の導電体層を除去することにより該溝または孔の
底面および側面両者に導電体膜を形成することを特徴と
する特許請求の範囲第２項記載の方法。
【請求項６】導電性基板に設けられた孔の側面に絶縁体
膜を形成し、次いで導電体層を気相成長法により堆積
し、方向性のあるドライエッチング法でエッチングして
孔の側壁にのみ導電体層を形成することを特徴とする特
許請求の範囲第２項記載の方法。