JPH0656940B2 - 対数増幅回路 - Google Patents
対数増幅回路Info
- Publication number
- JPH0656940B2 JPH0656940B2 JP61136664A JP13666486A JPH0656940B2 JP H0656940 B2 JPH0656940 B2 JP H0656940B2 JP 61136664 A JP61136664 A JP 61136664A JP 13666486 A JP13666486 A JP 13666486A JP H0656940 B2 JPH0656940 B2 JP H0656940B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- logarithmic amplifier
- transistors
- differential
- logarithmic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は対数増幅回路に関し、特にＭＯＳ集積回路にお
ける対数増幅回路に関する。
ける対数増幅回路に関する。
〔従来の技術〕 従来、この種の対数増幅回路は第３図に示すように、バ
イポーラ集積回路においては実現されているが、ＭＯＳ
集積回路においては存在しなかった。
イポーラ集積回路においては実現されているが、ＭＯＳ
集積回路においては存在しなかった。
上述した従来の対数増幅回路はバイポーラ集積回路とな
っているので、ＭＯＳ集積回路上には集積化出来ないと
いう欠点があり、例えば対数ＩＦ増幅器を構成した場合
にベースバンド部をバイポーラ集積回路で構成すると消
費電流が多くなるという欠点があった。
っているので、ＭＯＳ集積回路上には集積化出来ないと
いう欠点があり、例えば対数ＩＦ増幅器を構成した場合
にベースバンド部をバイポーラ集積回路で構成すると消
費電流が多くなるという欠点があった。
本発明の対数増幅回路は、縦続接続された多段のＭＯＳ
型差動増幅器の初段入力または各段出力にはそれぞれト
ランジスタのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌが、差
動対を構成する２つのトランジスタでは１／ｋ（ｋ＞
１）である等しい２対の差動対が、互いに入力が逆であ
り、かつ、トランジスタのＷ／Ｌが等しいトランジスタ
のドレインがそれぞれ共通に接続されており、前記全て
の２対の差動対の各々の同相出力が共通に接続されてい
ることを特徴とする。
型差動増幅器の初段入力または各段出力にはそれぞれト
ランジスタのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌが、差
動対を構成する２つのトランジスタでは１／ｋ（ｋ＞
１）である等しい２対の差動対が、互いに入力が逆であ
り、かつ、トランジスタのＷ／Ｌが等しいトランジスタ
のドレインがそれぞれ共通に接続されており、前記全て
の２対の差動対の各々の同相出力が共通に接続されてい
ることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。第１図
において、カレントソースＩ01，Ｉ02，…，Ｉ０ｎで駆
動される差動対はそれぞれ順次縦続接続されている。カ
レントソースＩ11，Ｉ22，…，Ｉｎ，ｎ＋１の２つずつ
で駆動されている２対の差動対は２乗両波整流器となる
ことを式で示す。
において、カレントソースＩ01，Ｉ02，…，Ｉ０ｎで駆
動される差動対はそれぞれ順次縦続接続されている。カ
レントソースＩ11，Ｉ22，…，Ｉｎ，ｎ＋１の２つずつ
で駆動されている２対の差動対は２乗両波整流器となる
ことを式で示す。
α＝μn（Ｃ0x／２）（Ｗ1／Ｌ1） (1) （ここでμnはモビリティ、Ｃ０ｘはゲート酸化膜容
量。Ｗ1，Ｌ1はトランジスタＴ１１のゲート幅Ｗとゲー
ト長Ｌ。
量。Ｗ1，Ｌ1はトランジスタＴ１１のゲート幅Ｗとゲー
ト長Ｌ。
ｋ＝（Ｗ2／Ｌ2）／（Ｗ1／Ｌ1） (2) （ここでＷ2，Ｌ2はトランジスタＴ１ｋのゲート幅Ｗと
ゲート長Ｌ。）とおく。トランジスタＴ１１，Ｔ１ｋか
ら成る一対の差動対において、それぞれのゲート、ソー
ス間電圧をＶgs1,Ｖgs2,およびスレッショルド電圧をＶ
tとおくと Ｉ１＝α（Ｖgs1−Ｖt）２ (3) Ｉ２＝ｋα（Ｖgs2−Ｖt）２ (4) Ｉ３＝α（Ｖgs3−Ｖt）２ (5) Ｉ４＝ｋα（Ｖgs4−Ｖt）２ (6) と表わせる。ここで Ｉ１＋ Ｉ２ ＝ Ｉ11 (7) Ｉ３＋ Ｉ４ ＝ Ｉ11 (8) Ｖ1N＝Ｖgs1 −Ｖgs2 ＝Ｖgs4 −Ｖgs3 (9) と表わせるので、 と求まる。（11）式により電流ΔＩ１は入力電圧ＶINに
対して２乗両波整流特性を有することがわかる。同様に （11）式から（13）式で示されるΔＩ1，ΔＩ2，…，Δ
Ｉn+1 の値は −２Ｉ11≦ΔＩ１≦２Ｉ11 (14) −２Ｉ22≦ΔＩ２≦２Ｉ22 (15) −２Ｉnn+1≦ΔＩn+1 ≦２Ｉnn+1 (16) であることは明らかであるから、Ｉ1N，Ｖ1，…，ＶOUT
の値がいくら大きくなっても（14）式から（16）式で
示される値に入る。またＶ1，…，ＶOUT は差動増幅器
の出力となっているら入力信号Ｖ１Ｎが次第に大きくな
るとＶOUT から順次Ｖ１までの出力が飽和して行く。
ゲート長Ｌ。）とおく。トランジスタＴ１１，Ｔ１ｋか
ら成る一対の差動対において、それぞれのゲート、ソー
ス間電圧をＶgs1,Ｖgs2,およびスレッショルド電圧をＶ
tとおくと Ｉ１＝α（Ｖgs1−Ｖt）２ (3) Ｉ２＝ｋα（Ｖgs2−Ｖt）２ (4) Ｉ３＝α（Ｖgs3−Ｖt）２ (5) Ｉ４＝ｋα（Ｖgs4−Ｖt）２ (6) と表わせる。ここで Ｉ１＋ Ｉ２ ＝ Ｉ11 (7) Ｉ３＋ Ｉ４ ＝ Ｉ11 (8) Ｖ1N＝Ｖgs1 −Ｖgs2 ＝Ｖgs4 −Ｖgs3 (9) と表わせるので、 と求まる。（11）式により電流ΔＩ１は入力電圧ＶINに
対して２乗両波整流特性を有することがわかる。同様に （11）式から（13）式で示されるΔＩ1，ΔＩ2，…，Δ
Ｉn+1 の値は −２Ｉ11≦ΔＩ１≦２Ｉ11 (14) −２Ｉ22≦ΔＩ２≦２Ｉ22 (15) −２Ｉnn+1≦ΔＩn+1 ≦２Ｉnn+1 (16) であることは明らかであるから、Ｉ1N，Ｖ1，…，ＶOUT
の値がいくら大きくなっても（14）式から（16）式で
示される値に入る。またＶ1，…，ＶOUT は差動増幅器
の出力となっているら入力信号Ｖ１Ｎが次第に大きくな
るとＶOUT から順次Ｖ１までの出力が飽和して行く。
従ってトランジスタＴ10，Ｔ20；Ｔ30，Ｔ40；Ｔ50，Ｔ
60により ＩOUT ＝ΔＩ1＋ΔＩ2＋…＋ΔＩn+1 (17) とすると出力電流ＩOUT は差動増幅器の最大出力電圧を
カレントソースＩ01，Ｉ02，…Ｉ０Ｎおよび抵抗Ｒ01，
Ｒ02，…Ｒ０ｎを設定することで一定符号の値に出来
る。
60により ＩOUT ＝ΔＩ1＋ΔＩ2＋…＋ΔＩn+1 (17) とすると出力電流ＩOUT は差動増幅器の最大出力電圧を
カレントソースＩ01，Ｉ02，…Ｉ０Ｎおよび抵抗Ｒ01，
Ｒ02，…Ｒ０ｎを設定することで一定符号の値に出来
る。
よって出力電流ＩOUT 特性は第２図に示すように入力信
号Ｖ１Ｎに対して近似的に対数特性にすることが出来
る。
号Ｖ１Ｎに対して近似的に対数特性にすることが出来
る。
以上説明したように本発明は、ＭＯＳ集積回路において
対数増幅器を実現出来る効果があ、例えば対数ＩＦ増幅
器を構成すればＩＦ以後を１チップのＭＯＳ集積回路上
に実現出来、低消費電流化を図れる効果がある。
対数増幅器を実現出来る効果があ、例えば対数ＩＦ増幅
器を構成すればＩＦ以後を１チップのＭＯＳ集積回路上
に実現出来、低消費電流化を図れる効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例を示す回路図、第２図は第１
図の特性図、第３図は従来例を示す回路図である。 Ｔ01，Ｔ0n，Ｔ11，Ｔn+1，1，Ｔn+1，k，Ｔ10，…，Ｔ
60……トランジスタ、Ｒ01，…，Ｒ0n……抵抗、Ｔ01，
…，Ｉ0n，Ｉ11，…，Ｉn，n+1……カレントソース。
図の特性図、第３図は従来例を示す回路図である。 Ｔ01，Ｔ0n，Ｔ11，Ｔn+1，1，Ｔn+1，k，Ｔ10，…，Ｔ
60……トランジスタ、Ｒ01，…，Ｒ0n……抵抗、Ｔ01，
…，Ｉ0n，Ｉ11，…，Ｉn，n+1……カレントソース。
Claims (1)
- 【請求項１】縦続接続された多段のＭＯＳ型差動増幅器
の初段入力または各段出力にはそれぞれトランジスタの
ゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌが、差動対を構成す
る２つのトランジスタでは１／ｋ（ｋ＞１）である等し
い２対の差動対が、互いに入力が逆であり、かつ、トラ
ンジスタのＷ／Ｌが等しいトランジスタのドレインがそ
れぞれ共通に接続されており、前記全ての２対の差動対
の各々の同相出力が共通に接続されていることを特徴と
する対数増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136664A JPH0656940B2 (ja) | 1986-06-11 | 1986-06-11 | 対数増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136664A JPH0656940B2 (ja) | 1986-06-11 | 1986-06-11 | 対数増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62292010A JPS62292010A (ja) | 1987-12-18 |
| JPH0656940B2 true JPH0656940B2 (ja) | 1994-07-27 |
Family
ID=15180608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136664A Expired - Lifetime JPH0656940B2 (ja) | 1986-06-11 | 1986-06-11 | 対数増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656940B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2643516B2 (ja) * | 1990-02-01 | 1997-08-20 | 日本電気株式会社 | 対数増幅回路 |
| JP2687713B2 (ja) * | 1990-10-30 | 1997-12-08 | 日本電気株式会社 | 対数増幅回路 |
| ES2136066T3 (es) * | 1991-05-23 | 1999-11-16 | Nec Corp | Amplificador logaritmico de frecuencia intermedia. |
| JP2827826B2 (ja) * | 1993-07-13 | 1998-11-25 | 日本電気株式会社 | 対数増幅回路 |
| JP2836452B2 (ja) * | 1993-07-14 | 1998-12-14 | 日本電気株式会社 | 対数増幅回路 |
| JP2778540B2 (ja) * | 1995-07-18 | 1998-07-23 | 日本電気株式会社 | 対数増幅回路 |
-
1986
- 1986-06-11 JP JP61136664A patent/JPH0656940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62292010A (ja) | 1987-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3152922B2 (ja) | 電流ミラー回路 | |
| JP2556173B2 (ja) | マルチプライヤ | |
| JP2643516B2 (ja) | 対数増幅回路 | |
| JP2836452B2 (ja) | 対数増幅回路 | |
| JP2606599B2 (ja) | 対数増幅回路 | |
| JP2687713B2 (ja) | 対数増幅回路 | |
| GB2198005A (en) | Series-connected fet voltage equalisation | |
| JPH0656940B2 (ja) | 対数増幅回路 | |
| JPS5942495B2 (ja) | 負性抵抗回路 | |
| US6611171B2 (en) | Linear transconductance amplifier | |
| US4749955A (en) | Low voltage comparator circuit | |
| JPS6119134B2 (ja) | ||
| JP2628785B2 (ja) | 出力回路 | |
| JPH0521445B2 (ja) | ||
| JP2914005B2 (ja) | 差動増幅回路 | |
| JPS6132842B2 (ja) | ||
| JP2836358B2 (ja) | 差動増幅回路 | |
| JP3036121B2 (ja) | 擬似対数ｉｆ増幅器 | |
| US4746875A (en) | Differential amplifier using N-channel insulated-gate field-effect transistors | |
| JPH0818355A (ja) | 演算増幅器 | |
| JP2605518B2 (ja) | 両波整流回路 | |
| JP2808855B2 (ja) | 定電圧回路 | |
| JP2913428B2 (ja) | 温度せンサ | |
| JP2540785B2 (ja) | Ｍｏｓ４象限マルチプライヤ | |
| JP3109138B2 (ja) | マルチプライヤ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |