JPH0658905B2 - Fine pattern forming method - Google Patents
Fine pattern forming methodInfo
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- JPH0658905B2 JPH0658905B2 JP60056056A JP5605685A JPH0658905B2 JP H0658905 B2 JPH0658905 B2 JP H0658905B2 JP 60056056 A JP60056056 A JP 60056056A JP 5605685 A JP5605685 A JP 5605685A JP H0658905 B2 JPH0658905 B2 JP H0658905B2
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子形成においてマスク材により被覆さ
れていない領域をエッチングし、微細パターン形成する
方法に関するものであ。The present invention relates to a method for forming a fine pattern by etching a region not covered with a mask material in forming a semiconductor element.
近年、半導体デバイスの高集積化にともない微細パター
ン形成はリソグラフィー技術とドライエッチング技術の
向上により著しい進歩をとげている。たとえばジャーナ
ル・オブ・バキューム・サイエンス・アンド・テクノロ
ジー・(J. Vac. Sci. Technol. )15巻、1978
年、319〜326ページにおいては、四弗化炭素ガス
により反応性スパッタエッチングによってマスクパター
ン幅に変化を生じない垂直断面形状を有するシリコーン
酸化巻パターン形成が可能なことが報告されている。こ
の例のみならず、反応性スパッタエッチングにおいては
エッチングガスとエッチング条件を適当に選ぶことでシ
リコン酸化膜に限らず、絶縁体,半導体,金属などがマ
スク寸法に一致して加工可能である。一方、リソグラフ
ィー技術は従来の光投影露光方法に代り、紫外光縮小投
影露光,X線露光,電子線露光技術の開発により解像度
はサブミクロン寸法の線幅制御が可能となっている。In recent years, with the high integration of semiconductor devices, fine pattern formation has made remarkable progress by improving lithography technology and dry etching technology. For example, Journal of Vacuum Science and Technology (J. Vac. Sci. Technol.) Vol. 15, 1978.
On pages 319 to 326, it is reported that it is possible to form a silicon oxide winding pattern having a vertical cross-sectional shape that does not change the mask pattern width by reactive sputter etching with carbon tetrafluoride gas. Not only this example, but in reactive sputter etching, not only a silicon oxide film but also an insulator, a semiconductor, a metal, etc. can be processed in accordance with the mask size by appropriately selecting an etching gas and etching conditions. On the other hand, in the lithography technique, instead of the conventional light projection exposure method, the development of ultraviolet light reduction projection exposure, X-ray exposure, and electron beam exposure technology has made it possible to control the line width of submicron resolution.
しかし以上のような露光技術を用いてもパターン端の形
状が丸みを帯びるために微細矩形パターンを形成する上
で問題がある。However, even if the above-mentioned exposure technique is used, the shape of the pattern end is rounded, which causes a problem in forming a fine rectangular pattern.
たとえば紫外光縮小投影露光法により第2図(a)に示
すようなレチクルパターンン21を基板上に転写した場
合、第2図(b)に示すようにレジストパターン22の
コーナー部分では、転写されたレジストパターン角部で
丸みを生じる。このような現象は光露光に限ったもので
なく、X線露光,電子線露光においても程度の差はあれ
避けられない問題であり、照射線の回折現象に起因する
ものである。レジストパターンが第2図(b)のごとき
形状であれば、異方性エッチングを用いればレジストパ
ターンどおりにエッチングされることになり、微細半導
体素子形成に対し支障となる。For example, when the reticle pattern 21 as shown in FIG. 2A is transferred onto the substrate by the ultraviolet light reduction projection exposure method, it is transferred at the corner portion of the resist pattern 22 as shown in FIG. 2B. The corners of the resist pattern are rounded. Such a phenomenon is not limited to light exposure, and is an unavoidable problem to some extent in X-ray exposure and electron beam exposure, and is caused by the diffraction phenomenon of irradiation rays. If the resist pattern has a shape as shown in FIG. 2 (b), if anisotropic etching is used, the resist pattern is etched according to the resist pattern, which hinders the formation of a fine semiconductor element.
本発明は、半導体素子形成における微細パターン加工の
際、パターンコーナー部における丸みをなくし、矩形形
状を有する微細パターンを形成する方法を提供すること
にある。It is an object of the present invention to provide a method for forming a fine pattern having a rectangular shape by eliminating roundness at a pattern corner portion during fine pattern processing in forming a semiconductor element.
本発明は、基板あるいは基板上に堆積された膜上に露光
技術を用いてマスクパターンを形成し、前記マスクパタ
ーンによって被覆されていない基板あるいは基板上に堆
積された膜を異方性エッチングする微細パターン形成方
法において、矩形マスクパターンの対向する2辺を形成
するための第1のレジストパターンによりマスク材を異
方性エッチングし、次に前記2辺と交差する2辺を形成
するための第2のレジストパターンにより前記マスク材
を異方性エッチングし、得られた矩形マスクパターンに
よって、被覆されていない基板あるいは基板上に堆積さ
れた膜を異方性エッチングし、矩形パターンを形成する
ことを特徴としている。The present invention provides a fine pattern for anisotropically etching a substrate or a film deposited on a substrate by forming a mask pattern on the substrate or a film not deposited by the mask pattern using an exposure technique. In the pattern forming method, the mask material is anisotropically etched with a first resist pattern for forming two opposite sides of a rectangular mask pattern, and then a second side for forming two sides intersecting the two sides. The mask material is anisotropically etched with the resist pattern described in 1. above, and the rectangular mask pattern obtained is used to anisotropically etch an uncoated substrate or a film deposited on the substrate to form a rectangular pattern. I am trying.
本発明は以上の構成をとることにより従来技術の問題点
を解決した。本発明によれば、基板あるいは基板上に堆
積された膜を異方性エッチングするために用いるマスク
パターンを形成する際に、対向する2辺を形成するため
の第1のレジストパターンにより第1の異方性エッチン
グを行い、次いで前記2辺と交差する2辺を形成するた
めの第2のレジストパターンにより第2の異方性エッチ
ングを行っている。この手順によりマスクパターンコー
ナー部に丸みが生ずるいわゆる角落ち現象を抑制するこ
とができる。このようにして得られたマスクパターンを
用いて実際に基板あるいは基板上に堆積された膜を反応
性イオンエッチング法により異方性エッチングすること
でパターンコーナー部に丸みの生じない矩形パターン形
成が可能となる。このためパターンが微細化した場合で
も、パターンコーナー部が矩形形状を保って形成でき
る。The present invention has solved the problems of the prior art by adopting the above configuration. According to the present invention, when a mask pattern used for anisotropically etching a substrate or a film deposited on the substrate is formed, a first resist pattern for forming two opposing sides is used. Anisotropic etching is performed, and then second anisotropic etching is performed using a second resist pattern for forming two sides that intersect the two sides. By this procedure, it is possible to suppress a so-called corner drop phenomenon in which the mask pattern corner portion is rounded. By using the mask pattern obtained in this way to anisotropically etch the substrate or the film actually deposited on the substrate by reactive ion etching, it is possible to form a rectangular pattern without rounding at the pattern corners. Becomes Therefore, even if the pattern is miniaturized, the pattern corner portion can be formed while keeping the rectangular shape.
以下、本発明の実施例について図面を用いて詳細に説明
する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第1図は本発明方法を用いて微細溝型素子分離領域を形
成する一実施例を説明するための主な製造工程における
断面あるいは正面構造を示した模式図である。FIG. 1 is a schematic view showing a cross section or a front structure in a main manufacturing process for explaining an embodiment in which a fine groove type element isolation region is formed by using the method of the present invention.
本実施例においては、まず、(100)面方位のp型シ
リコン基板1に熱酸化により6000Åのシリコン酸化
膜2を形成した後、第1のレジストパターン3をストラ
イプ状に形成し、そのレジストパターンをマスクにシリ
コン酸化膜2を反応性イオンエッチングすると第1図
(a1),(a2)の構造を得る。次に、第1のレジス
トパターン3を除去した後、シリンコン酸化膜2のパタ
ーンと交差する方向に第2のレジストパターン4をスト
ライプ状に形成すると第1図(b1),(b2)の構造
を得る。次に、第2のレジストパターン4をマスクにシ
リコン酸化膜2を再度反応性エッチングし、第2のレジ
ストパターン4を除去すると、第1図(c1),(c
2)に示したような矩形シリコン酸化膜パターンが得ら
れる。前述したように、以上の手順により得られたマス
クパターンとしての矩形シリコン酸化膜パターンは、角
落ち現象が抑制されており、したがってパターンコーナ
ー部は矩形形状を保っている。次に、このシリコン酸化
膜パターンをマスクにシリコン基板1を反応性イオンエ
ッチングし、3μm深さのシリコン溝5を形成し、シリ
コン酸化膜2を除去すると第1図(d1),(d2)の
構造を得る。以上の手順で得られた溝を有するシリコン
基板1に対し、表面に約1000Åの熱酸化膜6を形成
し、つづいて減圧CVD法によりシリコン窒化膜7を約
500Å堆積し、次に減圧CVD法により溝が埋まるま
で多結晶シリコン膜8を堆積すると第1図(e)の構造
を得る。次に、多結晶シリコン膜8をエッチバックして
溝5の領域にのみ残るようにし、みぞに埋め込まれた多
結晶シリコンの表面を酸化してSiO2層9とし、シリ
コン基板表面のCVDシリコン窒化膜7、続いてシリコ
ン酸化膜6を除去すると第1図(f)に示す構造の基板
を得る。このような手順でマスク寸法にほとんど変化を
きたさない素子分離領域が形成された。In this embodiment, first, a 6000 Å silicon oxide film 2 is formed on a p-type silicon substrate 1 having a (100) plane orientation by thermal oxidation, and then a first resist pattern 3 is formed in a stripe shape. When the silicon oxide film 2 is subjected to reactive ion etching using as a mask, the structures shown in FIGS. 1 (a1) and (a2) are obtained. Next, after removing the first resist pattern 3, the second resist pattern 4 is formed in a stripe shape in a direction intersecting with the pattern of the silicon oxide film 2 to form the structure of FIGS. 1 (b1) and (b2). obtain. Next, the silicon oxide film 2 is reactively etched again using the second resist pattern 4 as a mask, and the second resist pattern 4 is removed.
A rectangular silicon oxide film pattern as shown in 2) is obtained. As described above, in the rectangular silicon oxide film pattern as the mask pattern obtained by the above procedure, the corner dropping phenomenon is suppressed, and therefore the pattern corner portion maintains the rectangular shape. Next, the silicon substrate 1 is reactively ion-etched using this silicon oxide film pattern as a mask to form a silicon groove 5 having a depth of 3 μm, and the silicon oxide film 2 is removed, as shown in FIGS. 1 (d1) and (d2). Get the structure. On the silicon substrate 1 having the groove obtained by the above procedure, a thermal oxide film 6 of about 1000Å is formed on the surface, and then a silicon nitride film 7 of about 500Å is deposited by the low pressure CVD method, and then the low pressure CVD method. By depositing the polycrystalline silicon film 8 until the trench is filled with, the structure shown in FIG. 1 (e) is obtained. Next, the polycrystal silicon film 8 is etched back so that it remains only in the region of the groove 5, and the surface of the polycrystal silicon embedded in the groove is oxidized to form the SiO 2 layer 9, and the CVD silicon nitride on the surface of the silicon substrate is formed. When the film 7 and then the silicon oxide film 6 are removed, a substrate having the structure shown in FIG. 1 (f) is obtained. By such a procedure, an element isolation region that hardly changes the mask size was formed.
このように本実施例によれば、矩形形状を保ったままで
微細溝型素子分離領域が形成可能となるので、デバイス
活性領域の面積の減少を避けることができる。As described above, according to the present embodiment, since the fine groove type element isolation region can be formed while maintaining the rectangular shape, it is possible to avoid the reduction of the area of the device active region.
以上の実施例では、シリコン基板上マスクパターンを形
成しているが、基板上に絶縁体あるいは導電体等の膜が
堆積されている場合には、膜の異方性エッチングに本発
明の方法を適用できることは勿論である。In the above examples, the mask pattern is formed on the silicon substrate. However, when a film such as an insulator or a conductor is deposited on the substrate, the method of the present invention is used for anisotropic etching of the film. Of course, it can be applied.
〔発明の効果〕 以上説明したように、本発明によれば、マスクパターン
を形成する際に、対向する2辺を形成するための第1の
レジストパターンにより第1の異方性エッチングを行
い、次いで前記2辺と交差する2辺を形成するための第
2のレジストパターンにより第2の異方性エッチングを
行うようにしているので、コーナー部分における丸みの
ないマスクパターンが得られ、これにより矩形形状を有
する微細パターンの形成が可能となった。[Effects of the Invention] As described above, according to the present invention, when a mask pattern is formed, first anisotropic etching is performed using a first resist pattern for forming two opposite sides, Next, since the second anisotropic etching is performed by the second resist pattern for forming the two sides intersecting with the above two sides, a mask pattern without roundness at the corner portion is obtained, which results in a rectangular shape. It became possible to form a fine pattern having a shape.
第1図は本発明の実施例における溝型素子分離領域を形
成する製造方法を順を追って示した断面あるいは正面構
造模式図、 第2図はレチクルパターンと従来方法を用いたレジスト
パターンとの転写変化を示す模式図である。 1……シリコン基板 2,6……シリコン酸化膜 3……第1のレジストパターン 4……第2のレジストパターン 5……シリコン溝 7……CVDシリコン窒化膜 8……CVD多結晶シリコン膜 9……多結晶シリコンを酸化して得られたSiO2層 21……レチクルパターン 22……レジストパターンFIG. 1 is a schematic cross-sectional view or front view showing a manufacturing method for forming a groove type element isolation region in an embodiment of the present invention, and FIG. 2 is a transfer of a reticle pattern and a resist pattern using a conventional method. It is a schematic diagram which shows change. 1 ... Silicon substrate 2, 6 ... Silicon oxide film 3 ... First resist pattern 4 ... Second resist pattern 5 ... Silicon groove 7 ... CVD silicon nitride film 8 ... CVD polycrystalline silicon film 9 ...... SiO 2 layer obtained by oxidizing polycrystalline silicon 21 ...... Reticle pattern 22 ...... Resist pattern
Claims (1)
光技術を用いてマスクパターンを形成し、前記マスクパ
ターンによって被覆されていない基板あるいは基板上に
堆積された膜を異方性エッチングする微細パターン形成
方法において、矩形マスクパターンの対向する2辺を形
成するための第1のレジストパターンによりマスク材を
異方性エッチングし、次に前記2辺と交差する2辺を形
成するための第2のレジストパターンにより前記マスク
材を異方性エッチングし、得られた矩形マスクパターン
によって、被覆されていない基板あるいは基板上に堆積
された膜を異方性エッチングし、矩形パターンを形成す
ることを特徴とする微細パターン形成方法。1. A mask pattern is formed on a substrate or a film deposited on the substrate by using an exposure technique, and the substrate not covered by the mask pattern or the film deposited on the substrate is anisotropically etched. In the fine pattern forming method, the mask material is anisotropically etched by a first resist pattern for forming two opposite sides of a rectangular mask pattern, and then a second side for forming two sides intersecting the two sides is formed. Anisotropic etching of the mask material with the resist pattern of No. 2 and anisotropic etching of the uncoated substrate or the film deposited on the substrate with the resulting rectangular mask pattern to form a rectangular pattern. A characteristic fine pattern forming method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056056A JPH0658905B2 (en) | 1985-03-22 | 1985-03-22 | Fine pattern forming method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056056A JPH0658905B2 (en) | 1985-03-22 | 1985-03-22 | Fine pattern forming method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62115722A JPS62115722A (en) | 1987-05-27 |
| JPH0658905B2 true JPH0658905B2 (en) | 1994-08-03 |
Family
ID=13016422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056056A Expired - Lifetime JPH0658905B2 (en) | 1985-03-22 | 1985-03-22 | Fine pattern forming method |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0658905B2 (en) |
Families Citing this family (2)
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|---|---|---|---|---|
| JP2001245426A (en) | 2000-02-29 | 2001-09-07 | Sumitomo Wiring Syst Ltd | Clamp and connector-fixing structure for wire harness using the clamp |
| JP4909912B2 (en) * | 2008-01-10 | 2012-04-04 | 株式会社東芝 | Pattern formation method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175830A (en) * | 1982-04-08 | 1983-10-15 | Matsushita Electric Ind Co Ltd | Forming method for pattern |
-
1985
- 1985-03-22 JP JP60056056A patent/JPH0658905B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62115722A (en) | 1987-05-27 |
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