JPH0661075B2 - コンピユータシステム内でデータ転送方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピユータシステムの様々な構成要素の間
でデータを転送する方法及び装置に関し、特に、仮想メ
モリ能力を有する改良されたコンピユータバスに関す
る。

〔従来の技術及び発明が解決しようとする問題点〕

通常のコンピユータシステムにおいては、データ処理シ
ステムを構成する周辺装置及びその他の構成要素に対し
て、中央処理装置（CPU）がデータを読取り、また、デ
ータを書込む。このような装置間の通信は、コンピユー
タシステムの全ての構成要素を互いに接続するバスによ
つて実行されることが多い。バスがデータを転送する速
度は、コンピユータシステム全体の速度を直接限定す
る。バスに結合されている構成要素の間のデータ転送速
度に対する一般的な拘束条件はプロトコル、すなわち、
「ハンドシエーク」の制限である。これは、バスに結合
されている装置の間で実際にデータの交換が起こるのに
先立つて、指定の制限時間内に所定の事象シーケンスが
起こることを要求するものである。従つて、特定のタス
クについて必要とされる計算時間をできる限り短縮する
ためには、急速に動作する高速・広帯域バスを設けるこ
とが望ましい。バスにより利用されるプロトコルは、で
きる限り効率が良いと共に、データ転送に要する時間を
できる限り短くするように設計されるべきである。

さらに、多くのシステムは、データ処理システムの能力
を向上させるために、仮想メモリ方式を採用している。
周知のように、仮想メモリ方式は、CPU に、コンピユー
タシステムの主メモリに物理的に存在しているより多く
のメモリをアドレスする能力を与える。ＣＰＵは、主メ
モリのデータを読取らなければならないとき又は主メモ
リにデータを書込まなければならないときに、そのデー
タに関する仮想アドレスを発生する。この仮想アドレス
はメモリ管理ユニツト（MMU）により物理アドレスに変
換される。次に、物理アドレスは、そのアドレスでデー
タを読取る又は書込むために、主メモリに印加される。
ＣＰＵが主メモリをアクセスするのに要する時間は、通
常、周辺装置（外部デイスクドライブなど）に対するア
クセス時間よりはるかに短いので、プログラム実行速度
は全体として増す。

ＭＭＵはＣＰＵにより発生された仮想アドレスを受取
り、その仮想アドレスを、主メモリに配置されている対
応する物理アドレスに変換する。その時点で、ＭＭＵに
変換データが記憶されていなければ、ＭＭＵは適正な変
換データを主メモリ又は別の周辺装置からＭＭＵのメモ
リへ転送する。ＭＭＵは、複数の別個のプロセスに対し
て複数のアドレススペースを与える能力，プロセツサ間
でメモリを共用させる能力，所望の記憶場所に対する読
取り，書込み又は実行のようないくつかの動作のみを許
可することにより、そのような記憶場所を保護する能力
などの能力をさらに提供する。コンピユータシステムの
分野では様々な仮想メモリシステムが知られており、従
来の計算機器では珍しいものではない。そのようなメモ
リ管理ユニツトの１つは、米国特許第4,550,368号に記
載されている。

コンピユータバスをその上に制限しているのはバスのサ
イズそれ自体である。バスは、本質的には、コンピユー
タシステムの様々な構成要素を接続するワイヤの集合体
である。アドレス線及びデータ線に加えて、バスは、ク
ロツク信号線，電力線及びその他の制御信号線を含んで
いるのが普通である。一般的な原則としては、バスに線
をさらに追加するだけで、バスの速度を増すことができ
る。これにより、バスは所定の時間により多くのデータ
を搬送できるようになるのであるが、線の本数が増える
につれて、バスのコストも高くなる。従つて、できる限
り高速で動作する一方で、経済的なバスサイズを維持す
るようなバスを設けることが望ましい。

〔問題点を解決するための手段〕

仮想メモリ機能を備えた改良された高速バスを開示す
る。バスは、特に周辺装置を採用するコンピユータシス
テムに適用される。バスは、仮想メモリ方式の使用によ
つて、高速データ転送を可能にする。さらに、本発明で
は、バスを実現するために必要とされる線の本数は最小
限ですむ。また、特定の装置がバスをアクセスし、デー
タ転送を完了することができるようになるまでに待機し
ていなければならない時間の量をできる限り少なくす
る。バスは、アドレス線と、データ線と、様々な指令又
は制御線とを含む複数本の線から構成される。バスに
は、エージエントと呼ばれる種々のデータ処理装置が結
合されている。エージエントによるバスへのアクセスを
制御するコントローラが設けられる。本発明の仮想アド
レス方式を実現するために、メモリ管理ユニツト（MM
U）及び仮想アドレスラツチ（VAL）がバスに結合されて
いる。

バスの動作中、データはバスを介してエージエント間を
転送される。要求側のエージエントは、バスの中のデー
タ線を介して仮想アドレスを印加する。この仮想アドレ
スはＭＭＵにより物理アドレスに変換される。この物理
アドレスはバスの中のアドレス線に印加される。要求側
のエージエントは所定の制御信号のシーケンスを印加
し、データを記憶している受信側のエージエントは要求
されたデータをデータ線を介して送り出す。本発明は、
バスの動作中にデツドロツク状態が起こるのを阻止する
方法をさらに採用する。要求側のエージエントは仮想ア
ドレスをＭＭＵに供給したが、ＭＭＵが物理アドレスを
発生するために必要な変換データを有していない場合に
は、ＭＭＵは「再実行」信号を発行する。この信号は要
求側エージエントを「バツクオフ」させて、未決のデー
タ転送プロセスを一時的に延期する。そこで、ＭＭＵは
バスの制御を獲得し、適正な変換データを取出すことが
できるようになる。ＭＭＵが必要な変換データを得た
後、データ変換プロセスは再開される。再実行信号がな
ければ、ＭＭＵはバスの制御を獲得することができず、
その結果、データが転送されずにバスは「凍結」するデ
ツドロツク状態が起こつてしまうであろう。本発明は、
バスの中のいくつかの線が３つの状態をとれるように
し、３状態化される前に常に活動状態と、非活動状態と
に駆動される（能動ドライブにより動作され、また、非
動作状態にされる）ようにする方式をさらに含む。これ
は、線がプルアツプ抵抗器又はプルダウン抵抗器により
受動的に非動作状態とされる従来のバス構造とは対称的
である。本発明の３状態化方式は電力消費量を減少させ
ると共に、バスをＣＭＯＳデバイスにより直接駆動する
ことを可能にする。

〔実施例〕

仮想メモリ技術を採用するチツプレベルコンピユータシ
ステムにおいて使用されるのを特定の適用用途とする改
良された高速バスを説明する。以下の説明の中で、本発
明を十分に理解させるために、説明の便宜上、メモリサ
イズ，ビツトの配列，ビツト数，データ転送速度などを
特定して挙げるが、そのような特定の詳細な事項を含ま
なくとも本発明を実施しうることは当業者には明白であ
ろう。また、場合によつては、本発明を無用に不明瞭に
するのを避けるため、周知の回路及び素子をブロツク線
図の形態で示すこともある。

まず、第１図に関して説明する。第１図には、本発明を
採用するコンピユータシステムの主な構成要素が示され
ている。中央処理装置（CPU）12は、コンピユータシス
テムの素子とバス１０を介して通信する。バス１０は、
コンピユータシステムの様々な構成要素へデータ及び制
御信号を搬送する複数本の独立した線を含む。第１図に
示すシステムは主メモリ１６と、ビデオ装置１８と、直
接メモリアクセス（DMA）装置２０と、コプロセツサ２
２と、デイスクインタフエース２４と、ネツトワークイ
ンタフエース２５とをさらに含む。必要に応じて、加速
装置又は補助メモリなどの補助装置をシステムに追加し
ても良い。この明細書の説明中に限り、本発明のバス１
０に結合されている全てのデータ処理装置及び周辺装置
及び周辺装置を総称して「エージエント」と呼び、その
全体を図中符号２６により示す。

本発明は、コンピユータシステムの様々な素子を互いに
通信させようとするものである。本発明は高性能のチツ
プレベル装置の間での通信に特に適することがわかつて
いる。しかしながら、コンピユータシステムを他のシス
テムと通信させることが望まれる場合も多い。これらの
システムは、本発明のバスシステムに使用される同じ通
信プロトコルを利用できない。そこで、コンピユータシ
ステムに別個の入出力（Ｉ／Ｏ）バス６０を設けても良
い。このＩ／Ｏバス６０は、従来から良く知られている
いくつかの通信方式の中のいずれか１つを利用するもの
であれば良い。当然のことながら、本発明のタイミング
・プロトコルを使用又は理解する外部装置がある場合、
そのような装置との通信に本発明のバスシステムを使用
できることは当業者には明白であろう。

本発明は、バス１０に結合されるコントローラ／アービ
タ１４をさらに含む。以下にさらに詳細に説明するが、
このコントローラ１４は、様々なエージエントの間でバ
ス１０に対するアクセスを制御し且つ割当てることを含
む様々な機能を実行する。コントローラは、これを、バ
ス許可線４９を介してバス許可信号を印加することによ
つて実行する。バスに結合されている各エージエント
は、コントローラ／アービタ１４とそのエージエントと
の間に結合された独自のバス要求線，バス選択線及びバ
ス許可線を有する。エージエントは、バスの制御を要求
するとき、そのバス要求線４８を介して信号を印加す
る。コントローラ１４はそのような要求を全て受信し、
その優先順位を決定して記憶し、バスがアイドル状態と
なるまで待機し、要求を発している装置の中の１つにバ
ス許可線49を介してバス許可信号を印加する。好ましい
実施例においては、コントローラはラワンドロビン優先
順位決定方式を使用する。ただし、設計時に異なる優先
順位決定方式を選択し、それを採用しても良いことは当
業者には明白であろう。たとえば、コントローラ１４
は、バス許可を、先要求先許可方式に基づいて割当てる
ことができるであろう。あるいは、それぞれのエージエ
ントに独自の優先順位番号を割当てて、コントローラ１
４が最も高い優先順位をもつ要求側エージエントにバス
許可を割当てるようにしても良いであろう。さらに、コ
ントローラは、２つ以上のエージエントが同時にバス１
０に対するアクセスを求めたときに起こるデツドロツク
状態の発生を阻止する。これは、後述する「再実行」プ
ロトコルを使用することによつて可能になる。

以下で述べるが、本発明のバスは高速度でデータを並列
転送し、消費電力は少なく、最小限の本数の線を含む。
さらに、本発明は、特定のエージエントがバスに対する
アクセスを得るまでに要する時間をできる限り短縮す
る。第１図はバス１０に結合された特定のプロセツサと
周辺装置を示すが、本発明の構造では、ここに説明する
バス構造を利用する様々なシステムの中で多種多様な処
理装置及び周辺装置を相互に接続できることは当業者に
は明白であろう。

好ましい実施例によるバスはＣＭＯＳ技術と共に採用さ
れるように設計されており、そのために、いくつかの電
力仕様とタイミングプロトコルを、電力消費量を減少さ
せ且つＣＭＯＳデバイスと共に効率良く動作させるよう
に最適化した。そのような仕様が本発明の趣旨から逸脱
せずに変更可能であることは当業者には明白であろう。

以下の説明を通して、いくつかのバス線を「アクテイブ
ハイ」又は「アクテイブロー」であるとして説明する
が、この用語は、問題となつている特定のバス信号が印
加され且つバス動作と関連しているか否かを示すために
使用される。しかしながら、所定のバス線がアクテイブ
ハイであるか又はアクテイブローであるかが全く設計上
の都合の問題であるのは明白であろう。好ましい実施例
は、データ転送速度を最高にし且つ消費電力を最小にす
ることを目的として設計されているが、アクテイブハイ
の線をアクテイブローに変更するためにバスの設計を変
えることは本発明の範囲に含まれる。

同様に、以下にさらに詳細に説明する通り、好ましい実
施例のバスは完全に同期している。全てのバス信号はク
ロツクパルスの立上り端で変化する。同期構成は、高い
データ転送速度を得るためには高速のクロツクが必要で
あると共に、高速のほうがクロツクパルス端を容易に検
出できるという理由により望ましい。クロツクパルスの
立上り端を利用するのは設計上の都合であり、その代わ
りに、クロツクパルスの立下り端と本発明のバスを完全
に同期させることも可能であろう。

次に、第２図(a)に関して説明する。本発明の好ましい
実施例は、９６本の独立した線を含むバス１０を具備す
る。図示するように、バスは、第１図に示したコンピユ
ータシステムを構成する様々なエージエント２６（主メ
モリ１６，ビデオ装置１８及びデイスクインタフエース
２４を含む）に接続されている。バス１０は、エージエ
ント２６に中央クロツク信号を配分するクロツク線４０
を含む。バス１０は物理アドレス線４２と、仮想アドレ
ス／データ線４３とをさらに含む。好ましい実施例にお
いては、２８本の物理アドレス線と、３２本の仮想アド
レス／データ線とが設けられている。ただし、転送すべ
きデータのサイズに応じて、それらの線の本数を変える
ことは可能である。受信側エージエントに、物理アドレ
ス線４２に現われているアドレスをストローブさせるア
ドレスストローブ線４１が設けられている。

バス１０の動作中、エージエント２６の間の正確なデー
タ転送を保証するために、特定の時点で、様々なプロト
コル信号が印加される。この目的のために、本発明は、
転送すべきデータの幅（バイトで表わす）を指示する転
送サイズ線４４と、ＣＰＵ１２によりアクセスされたエ
ージエント又はその他のエージエントにデータに対する
要求を肯定応答させる肯定応答線４６とを含む。後述す
るが、アクセスされたエージエントはその応答を符号化
フオーマツトで発生する。メモリ誤り線４７は、データ
を要求されているエージエントが転送中に誤りを検出し
た場合に動作される。

ある所定の時点で唯１つのエージエント２６がバスを駆
動するように、バス１０は、バス制御のための線をさら
に含む。前述のように、バス要求線４８と、バス許可線
４９とはエージエントごとに設けられている。また、エ
ージエントにバス動作を中断させる割込み要求線５０も
設けられている。これは、エージエントが優先順位の高
いタスクを完了することを必要としているが、データ転
送が進行中であるために、バスに対する通常のアクセス
を得られない場合に必要になるであろう。好ましい実施
例では、割込み要求線は７本である。ただし、割込み要
求線の本数が７本より多くても、少なくても、本発明の
範囲から外れないことは当業者には明白であろう。たと
えば、エージエントがバスに割込む回数がごく少ないと
予想されるならば、１本の割込み要求線を設け、全ての
エージエントがそれを共用するようにしても良い。バス
リセツト線５１は、バスをリセツトするために使用され
る。最初のパワーアツプ中又は誤り状態が発生した場合
には、リセツトが必要になるであろう。最後の電力線５
２は、バスを動作させるために必要な電圧及び電流を供
給する。

バスを構成する線の多くは、ハイレベル(1)又はローレ
ベル(0)に駆動することが可能なデジタル線である。し
かしながら、本発明は、特殊なプロトコルに従つて駆動
される制御線をさらに含む。従来の多くのシステムにお
いては、デジタル線は、アクテイブローに駆動されるこ
とにより動作状態になる。線を非活動状態にすべきとき
には、エージエントは線をローに駆動するのを中止し、
プルアツプ抵抗器がその線をノーマリハイの状態に戻
す。線が非活動（ハイ）状態に戻される際の速度は、線
のキヤパシタンスと、プルアツプ抵抗の値の関数として
決まる。

第３図に示す通り、３つの状態をとることができる信号
が印加されるたびに、その信号に関連するドライバは、
まず、信号をローにする（印加）。信号の印加後、ドラ
イバは、ターンオフする前に、信号をハイ（非活動状
態）に駆動する。３つの状態をとることができる制御信
号は、ドライバがターンオフした後も信号を非活動レベ
ルに維持する受動プルアツプ抵抗器を有する。ＣＭＯＳ
デバイスは低電力直流仕様をもつているため、短い期間
の中で信号を活動レベルから非活動レベルに変化させる
能動プルアツプ抵抗器を設けることは不可能である。従
つて、本発明で採用したプロトコルを使用する。３つの
状態をとることができる線にある抵抗器は、信号を活動
状態から非活動状態に変化させず、信号を非活動レベル
に維持するのみである。３つの状態をとることができる
信号をローに駆動し、続いてハイに駆動することによ
り、従来のバスシステムの多くに見られる「浮動」信号
の問題は回避される。

本発明の別の特徴は、同じクロツクサイクルの間に１つ
の線が２つのエージエントにより駆動されることがない
という点である。これにより、複数のドライバの間の重
複の問題は回避される。この特徴を表わすタイミングプ
ロトコルが第４図に示されている。第１のクロツクサイ
クルの立上り場で、特定の線を駆動しているエージエン
トのドライバはターンオフする。その線が３つの状態を
とることができる線であるならば、線はその受動抵抗器
により３状態レベルに維持される。線は第１のクロツク
サイクルの終了時まで３状態レベルのままである。第２
のクロツクサイクルの立上り端が検出されると、第２の
エージエントのドライバはターンオンし、線を所望のレ
ベルまで駆動する。

次に、第１図及び第５図から第１０図を参照してバスの
動作を説明する。バス１０の使用によつて実行できるタ
スクは数多くある。そのようなタスクを１つ１つ詳細に
述べることはできないが、いくつかの例を挙げて全般的
なバスの動作を説明することは可能である。従つて、以
下に示す例は単に実例による説明のみを目的としてお
り、バス１０により実行できると思われる動作の種類を
決して限定しようとするものではない。

たとえば、ＣＰＵ１２が主メモリ１６に記憶されている
データを読取ることを要求されたと仮定する。このプロ
セスに関するタイミング図は第７図(a)に示されてい
る。ＣＰＵ１２は、読取るべきデータに対応する仮想ア
ドレスを発生する。第１図に示すように、この仮想アド
レスはＭＭＵ３０へ直接伝送される。ＭＭＵ30は従来か
ら知られているいくつかの方法の中のいずれか１つによ
つて仮想アドレスを物理アドレスに変換し、その物理ア
ドレスを物理アドレス線４２を介してバス１０へ伝送す
る。第７図(a)に示す通り、物理アドレスが物理アドレ
ス線４２を介して送り出されるのと同時に、ＣＰＵ１２
は、さらに、転送サイズ線４４を適正なレベルにする。

転送サイズ線４４は、バス１０を介して転送されるべき
データの幅（バイトで表わす）を符号化した信号を主メ
モリ１６に供給する。好ましい実施例では、３本の転送
サイズ線が設けられている。第６図は、転送サイズ線を
駆動することができる状況と、その状況に対応するデー
タ転送の幅の意味あいとについて設定できる様々な組合
せを示す。好ましい実施例においては、バス１０は１バ
イト，２バイト，３バイト，４バイト又は１６バイトの
データの転送に対応することができる。しかしながら、
設計の便宜上、これと異なる符号化方式及び対応するデ
ータ転送サイズを選択しても良いことは当業者には明白
であろう。本発明のデータ線４３は３２ビツト幅である
ので、バス１０は４バイトまでのデータを同時に転送で
きる。以下にさらに詳細に説明するが、転送サイズ線に
より１６バイトの転送が指示された場合には、バス１０
は４バイト転送を複数回実行する。

コントローラ１４はバス選択線５３を動作させる。コン
トローラ１４がアドレスストローブ線４１を動作させる
と、主メモリ１６は、それがアクセスされていることを
認識し、肯定応答（ACK）信号によつて肯定応答線４６
を介して応答する。第２図(b)に示す通り、肯定応答線
４６は８ビツト肯定応答線５５，３２ビツト肯定応答線
５６及び誤り線５７の３つの別個の線から構成されてい
る。

アクセスされたエージエント（ここで挙げた例では、主
メモリ１６）は、４種類の応答の中から１つを選んで応
答する。すなわち、CPU１２（又はその他のアクセスし
ている側のエージエント）に待機するように命令する
か、「再実行」応答（後述する）を発行するか、誤り状
態が現われている場合にサイクルを終了させるか、又は
データ転送に対し肯定応答すると同時に、アクセスされ
た側のエージエントのポートサイズを指示するかのいず
れかを選択することができる。第５図は、好ましい実施
例において使用される符号化応答の表である。図示され
るように、バス１０は８ビツト，１６ビツト及び３２ビ
ツト（１バイト，２バイト及び４バイト）のポートサイ
ズを有するエージエントに対応することができる。ただ
し、設計の都合で、これと異なる符号化方式を採用して
も良いことは当業者には明白であろう。さらに、４ビツ
ト又は６ビツトなどの異なるポートサイズを有する装置
を使用可能とすることも本発明の範囲内に含まれてい
る。好ましい実施例では、肯定応答線はアクテイブロー
である。

肯定応答線４６への信号印加後、主メモリ１６は、先に
第３図に関連して説明したように肯定応答線を３状態化
する前に、次のクロツクサイクルで肯延応答線をハイの
状態にする。コントローラ１４は、肯定応答信号を受信
すると、アドレスストローブ線４１（この信号はアクテ
イブローである）を非動作状態にする。肯定応答線４６
に信号を印加してから１サイクル後、主メモリ１６はデ
ータ線４３を有効データによつて駆動し、データ線４３
のデータを完全に１サイクルにわたつて有効なままに維
持する。データ線４３の動作後、主メモリ１６はデータ
線を３状態化して、読取りサイクルを終了させる。

別の例として、CPU１２が主メモリ１６にデータを書込
んでいる場合を想定する。このプロセスに関するタイミ
ング図は第７図(b)に示されている。CPU１２は物理アド
レス線４２と、転送サイズ線４４とに信号を印加すると
共に、データ線４３にデータを印加する。コントローラ
１４はバス選択線５３及びアドレスストローブ線４１を
同じクロツクパルスで動作させる。これとほぼ同時に、
ＣＰＵ１４は、主メモリ１６に書込まれるべきデータに
よつてデータ線を駆動する。アドレスストローブ線４１
及びバス選択線５３が同じクロツクサイクルの立上り端
で有効になつたとき、主メモリ１６は、前述のように、
肯定応答信号によつて応答する。有効な肯定応答信号を
受信すると、コントローラはアドレスストローブ線４１
を非動作状態とし、また、ＣＰＵ１２はデータ線４３を
非動作状態とする。第１図に示す通り、ＣＰＵ１２はMM
U３０に直接結合されている。従つて、この実施例にお
いては、ＣＰＵ１２はＭＭＵに仮想アドレスを直接供給
することにより、仮想アドレスラツチ２８及びバス１０
をバイパスする。しかしながら、他のエージエント２６
と同じように、CPU１２をバス１０に直接結合しても良
く、その場合には、CPUの仮想アドレスは、以下にＤＭ
Ａ装置２０に関連して説明する例のように、データ線４
３に印加される。

第８図(a)は、ＤＭＡ装置が主メモリにデータを直接書
込んでいる場合のタイミング図を示す。図示する通り、
ＤＭＡ装置は、バス要求線４８を動作させることによ
り、バスに対するアクセスを要求する。前述のように、
このバス要求線４８はアクテイブローの線である。コン
トローラは、バスが非活動状態となるまで待機し、要求
している側のエージエントに対して、前述の優先順位決
定方式に従つてバス許可信号を発行する。その直後のク
ロツクサイクルで、ＤＭＡ装置はバス要求を解除し、デ
ータ線４３に仮想アドレスを送り出す。同時に、ＤＭＡ
装置は、第６図に関して先に述べたように、転送サイズ
を指示し、読取り信号線を動作させる。

データ線に仮想アドレスを送り出すことにより、本発明
は、従来の方式と比べて、いくつかの利点を得ている。
まず第１に、バスに接続されている全てのエージエント
がＭＭＵを介してメモリをアクセスすることができる。
この方法によつて、バスに別個に１組の仮想アドレス線
を設ける必要がなくなる。その結果、バスに含まれる線
の総数は少なくなるので、複雑さは軽減され、製造コス
トも安くなる。

第１図に示すように、データ線／仮想アドレス線４３は
仮想アドレスラツチ２８に結合されている。バスマスタ
ー（たとえば、CPU１２）がバス許可を受取つた後の最
初のクロツクサイクルの間に、マスターは仮想アドレス
をデータ線４３に印加する。仮想アドレスラツチ２８は
仮想アドレス値を記憶する。この仮想アドレスは、次
に、MMU３０へ転送され、MMU は、仮想アドレスを、主
メモリ１６の実アドレスに対応する物理アドレスに変換
する。第８図(a)に示す通り、物理アドレスは、変換
後、MMU３０により物理アドレス線に印加される。ＭＭ
Ｕ３０が物理アドレスを印加するのとほぼ同時に、コン
トローラ１４はバス選択線53及びアドレスストローブ線
４１を動作させる。同時に有効になるアドレスストロー
ブ線４１，バス選択線５３及び物理アドレス線４２に応
答して、スレーブ装置は書込みサイクルを回復し、ＡＣ
Ｋ線４６を動作させることにより書込みサイクルを完了
する。スレーブＡＣＫ線４６を動作させた後、コントロ
ーラ１４は、サイクル完了後に、バス許可信号を無効に
する。バス許可信号が無効になると、マスター装置はバ
スの制御機能を失い、次のサイクルの後に全ての信号を
送り出すのを停止して、書込みサイクルを終える。

第８図(b)は、ＤＭＡ装置がメモリからの読取りを実行
する場合のタイミング図を示す。図示されるように、Ｄ
ＭＡ装置２０はバス要求線４８にバス要求信号を印加す
る。バスが非活動状態であるとき、コントローラ１４
は、前述の優先順位決定方式に従つて、バス許可信号を
発行する。続いて、ＤＭＡ装置２０は、バス要求線４８
を非動作状態にし、データが書込まれるべき記憶場所の
仮想アドレスをデータ線４３に印加する。同時に、DMA
装置２０は転送サイズ線４４を動作させ、読取り信号線
４５をハイにする。仮想アドレスがデータ線へ送り出さ
れた後、ＤＭＡ装置２０は、先に第３図に関連して述べ
たように、データ線を３状態化する。MMU３０は仮想ア
ドレスを物理アドレスに変換し、その物理アドレスを物
理アドレス線４２に印加する。物理アドレス線が動作さ
れると、コントローラはアドレスストローブ線４１及び
バス選択線５３を動作させる。それに応答して、主メモ
リ１６は有効ACK信号を肯定応答線４６を介して送信す
る。有効ＡＣＫ信号の印加後、DMA 装置２０は、書込ま
れるべきデータをデータ線43へ送り出す。同時に、コン
トローラ１４はバス許可線４９を非動作状態にする。次
のクロツクサイクルで、ＤＭＡ装置はデータ線，転送サ
イズ線及び読取りラツチを３状態化し、そこで、ＤＭＡ
読取りサイクルを完了する。

本発明は、ＣＰＵ１２又はその他のエージエント２６に
より主メモリ１６に複数のバイトが書込まれるか又は主
メモリ１６から複数のバイトが読取られるような広帯域
幅バースト転送モードに対応することができる。そのよ
うなＣＰＵ読取り動作の１例に関するタイミング図が第
９図に示されている。メモリへデータを転送しているエ
ージエント２６は、バス要求信号をバス要求線４８を介
して印加することにより、バス１０の制御を要求する。
バス１０が非活動状態であるとき、コントローラ１４
は、先に説明したような本発明の優先順位決定手順に従
つて、バス許可信号を発行する。バス許可が発行された
ならば、バス要求信号を発行したエージエント２６はバ
スマスターになり、バス１０の動作を制御する。バス許
可の直後のクロツクサイクルで、バスマスターはバス要
求線48を非動作状態にすると共に、読取り信号線４５を
ハイにする。それとほぼ同時に、バスマスターにより仮
想アドレスがデータ線４３へ送り出される。バスマスタ
ーは、先に第６図で挙げた符号化方式に従つて転送サイ
ズ線４４に信号を印加することにより、転送が１６バイ
トから構成されることを指示する。

仮想アドレスはＭＭＵ３０により物理アドレスに変換さ
れて、物理アドレス線４２へ送り出される。この時点
で、メモリは、３２ビツト肯定応答線５６（アクテイブ
ロー）に有効信号を発生することによつて応答しなけれ
ばならない。バスマスターは、有効肯定応答信号を受信
すると、主メモリ１６に書込まれるべき最初の４つのバ
イトをデータ線４３へ送り出す。主メモリ１６は、３２
ビツト肯定応答線５６をハイにし、続いてローにするこ
とにより応答する。主メモリ１６は、さらに、次の４バ
イトから成るバイト群が転送される先のアドレスを自動
的に増分する。３２ビツト肯定応答線５６がローにされ
た後、バスマスターは、新たなメモリアドレスに書込ま
れるべき又はそのメモリアドレスから読取られるべき４
つのデータバイトから成る新たなバイト群をデータ線４
３にラツチする。このプロセスは、４つのバイトから成
るバイト群ごとに繰返される。４つのデータ群が転送さ
れ終わつた後、コントローラ１４はバス許可線４９を非
動作状態にする。次に、バスマスターはアドレスストロ
ーブ線４１を非動作状態にすると共に、読取り信号線４
５及び転送サイズ線44を３状態化する。メモリは、３２
ビツト肯定応答線４６を３状態化することにより、書込
みサイクルを終了させる。

本発明は、ペンデイングのサイクルを打ち切り、後に再
びスタートさせるという「再実行」プロトコルをさらに
実現する。このプロトコルにより、ＣＰＵとＤＭＡ装置
との間のデツドロツクを解決でき、また、エージエント
は、読取り時に、他のバス要求をロツクアウトせずに、
長い待ち時間を有することができる。

あるエージエントがスレーブエージエントと、バスマス
ターの双方になることは可能であるが、所定の時点でス
レーブアクセスを完了できないときに、デツドロツクは
起こると考えられる。エージエント２６はこの状態を検
出し、第５図に示すように８ビツト肯定応答線４６及び
誤り線４７を駆動することにより、再実行肯定応答を発
生しなければならない。コントローラ１４は、バス選択
線５３を否定することによりサイクルを終了させ、その
サイクルを後の時点で繰返すことによつて応答する。サ
イクルを繰返すのに先立つて、他のバスマスターがバス
１０を利用しても良い。再実行サイクルの１例を第１０
図に示す。

再実行プロトコルはいくつかの理由により有用である。
まず、ＣＰＵ１２以外のエージエントがＭＭＵ３０を介
して主メモリ１６をアクセスすることが可能になる。あ
るエージエントが仮想アドレスをＶＡＬ２８を介してＭ
ＭＵ３０へ伝送すると仮定する。それに対応する物理ア
ドレスが、現在、ＭＭＵ３０に記憶されていない場合、
ＭＭＵに関わる変換データは前述のように再実行信号を
発行する。要求している側のエージエントは、そこで、
「バツクオフ」して、MMU３０に適正な変換データを取
出させる。MMU３０はこの転送をバス１０に介して実行
する。次に、要求している側のエージエントは、仮想ア
ドレスの物理アドレスへの変換を可能にするために、MM
U３０の中の必要なデータによつて動作を再試行するこ
とができる。再実行プロトコルがなければ、ＭＭＵは仮
想アドレスを物理アドレスに変換できないであろう。ま
た、MMU３０はバスの制御を得ることもできず、その結
果、バス１０がシステムを「凍結」して、データの転送
を阻止するようなデツドロツク状態が起こつてしまうで
あろう。

再実行機能は、特定のエージエントがバスに対するアク
セスを得るまでに待たなければならない時間の量を最小
限に抑える。この待機期間はバス待ち時間として知られ
ている。バス待ち時間は、特定のエージエントが長いア
クセス時間をとつてスレーブをアクセスし、他の全ての
エージエントをロツクアウトするときに起こる。このよ
うなことは、アクセスされたエージエントが要求されて
いるデータをバスに供給するまでに長い時間を要する場
合に起こると考えられる。

所定の時間(Ｎ)より長いバス待ち時間を有するエージエ
ントは、いずれも、時間切れになる前に、再実行肯定応
答によつて応答しなければならない。アクセスされたエ
ージエントが応答するのにＮサイクルより長い時間を必
要とするならば、現在（読取り又は書込み）のサイクル
を打切り、ペンデイングのいずれかのバス要求をサービ
スする。ペンデイングの要求をサービスした後に、元の
サイクルを再開する。再実行期間中、動作中となつてい
るアドレス線及びデータ線の信号は再実行サイクルが延
期された後は有効ではないため、アクセスされたエージ
エントはそれらの線をいずれもラツチする。

以上、仮想メモリを備えた高速バスについて説明した。
この明細書においては、本発明を特定の実施例に関連し
て説明したが、特許請求の範囲に記載されているより広
い範囲の本発明の趣旨から逸脱せずに、様々な変形及び
変更を実施しうることは自明であろう。従つて、明細書
及び特許請求の範囲は限定的な意味をもつのではなく、
実例を示すことを目的とするものであるとみなされるべ
きである。

【図面の簡単な説明】

第１図は、本発明の好ましい一実施例を採用するコンピ
ユータシステムの概略図、第２図(a)は、本発明の高速
バスを構成する様々なサブバス構造を概略的に示す図、
第２図(b)は、本発明の肯定応答線の構造を示す図、第
３図は、本発明で使用される３状態制御信号のタイミン
グプロトコルを示すタイミング図、第４図は、本発明で
使用される３状態非制御信号線のドライバプロトコルを
示すタイミング図、第５図は、アクセスされたエージエ
ントが行うと考えられる符号化肯定応答を表の形で示す
図、第６図は、発生可能な転送線信号と、その意味とを
表の形で示す図、第７図(a)は、バスを介してデータを
転送するためのＣＰＵ読取りサイクルのタイミング図、
第７図(b)は、バスを介してデータを転送するためのＣ
ＰＵ書込みサイクルのタイミング図、第８図(a)は、バ
スを介してデータを転送するためのＤＭＡ装置書込みサ
イクルのタイミング図、第８図(b)は、バスを介してデ
ータを転送するためのＤＭＡ装置読取りサイクルのタイ
ミング図、第９図は、メモリに対するバースト書込みサ
イクルのタイミング図、第１０図は、本発明で使用され
る再実行サイクルのタイミング図である。 １０……バス、１２……中央処理装置(ＣＰＵ)、１４…
…コントローラ／アービタ、１６……主メモリ、１８…
…ビデオ装置、２０……直接メモリアクセス(ＤＭＡ)装
置、２２……コプロセツサ、２４……デイスクインタフ
エース、２５……ネツトワークインタフエース、２６…
…エージエント、２８……仮想アドレスラツチ(ＶＡ
Ｌ)、３０……メモリ管理ユニツト(ＭＭＵ)、４０……
クロツク線、４１……アドレスストローブ線、４２……
物理アドレス線、４３……データ線／仮想アドレス線、
４４……転送サイズ線、４５……読取り信号線、４６…
…肯定応答線、４７……メモリ誤り線、４８……バス要
求線、４９……バス許可線、５０……割込み要求線、５
１……リセツト線、５２……電力線、５３……バス選択
線、６０……入出力パス。

Claims (3)

【特許請求の範囲】
1. 【請求項１】単一バス構造に選択的に接続される複数の
   データ処理装置（エージェント）とコントローラエージ
   ェントとを備えたコンピュータシステム中で、物理アド
   レスで互いに関連づけられている要求エージェントとア
   クセスされるエージェントとの間でデータを転送する方
   法において、 要求エージェントからコントローラエージェントにバス
   要求線を介してバス要求信号を送り、 前記バスをその要求エージェントが使用することができ
   るとき、前記コントローラエージェントから要求エージ
   ェントへバス許可線を介してバス許可信号を発行し、 前記コントローラエージェントへの要求エージェントか
   らのバス要求線を介しての前記バス要求信号を消滅さ
   せ、 前記要求エージェントから前記バスのデータ線へ仮想ア
   ドレスを送り、 その仮想アドレスを仮想アドレスラッチ（ＶＡＬ）手段
   にラッチし、 前記ＶＡＬからメモリ管理ユニット（ＭＭＵ）へそのラ
   ッチした仮想アドレスを転送し、 前記ＭＭＵに格納されている変換データによって仮想ア
   ドレスを物理アドレスに変換し、 その物理アドレスをバスのアドレス線に与え、 前記物理アドレスに対応したエージェントに前記要求エ
   ージェントから転送サイズ信号を送り、 前記物理アドレスに対応してアクセスされたエージェン
   トへ前記コントローラエージェントから肯定応答信号を
   前記バスの肯定応答線を介して転送し、 前記データ線に前記データを送ることによって、 要求エージェントと物理アドレスに対応するアクセスさ
   れたエージェントとの間で前記データを単一バス構造を
   使用して高速に転送することを特徴とするデータを転送
   する方法。
2. 【請求項２】仮想メモリデータを転送できる高速バスを
   備えたコンピュータシステムにおいて、 複数の線からなるバスと、 そのバスに選択的に接続された複数のデータ処理装置
   （エージェント）と、 そのバスへのアクセスを制御するためにバスに接続され
   たコントローラ手段と、 前記バスを介してエージェントによって供給されて仮想
   アドレスを変換するバスに接続された変換手段と、 からなり、 前記複数の線からなるバスが、仮想アドレスとデータと
   の双方を転送するための共通の線をその中に含んでいる
   ことを特徴とするコンピュータシステム。
3. 【請求項３】仮想メモリデータを転送できる高速バスを
   備えたコンピュータシステムにおいて、 バスと、 そのバスに接続された中央処理ユニットと、 そのバスに接続された複数のデータ処理装置と、 そのバスに接続され、仮想アドレスを物理アドレスに変
   換するメモリ管理ユニットと、 前記バスと前記複数のデータ処理装置とに接続され、バ
   スへのアクセスを制御する制御手段と を備え、前記バスが 前記データ処理装置へ中央クロックを配分するクロック
   線と、 前記データ処理装置へ物理アドレスを与えるための物理
   アドレス線と、 前記物理アドレス線にある物理アドレスをストローブす
   るためのアドレスストローブ線と、 そのバスを介して転送されるデータの幅を示すための転
   送サイズ線と、 前記データ処理装置へデータの要求を肯定応答させるた
   めの肯定応答線と、 データ転送中に検出したエラーを前記データ処理装置が
   知らせるためのメモリ誤り線と、 要求するデータ処理装置がバスへアクセスを要求するた
   めのバス要求線と、 要求するデータ処理装置にバスへのアクセスが許可され
   たことを知らせるためのバス許可線と、 データ処理装置にバス動作を中断させるための割り込み
   要求線と、 データを転送するデータ処理装置を選択するバス選択線
   と、 仮想アドレスとデータの双方を転送する仮想アドレス／
   データ線とを備えていることを特徴とするコンピュータ
   システム。