JPH0666434B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0666434B2 JPH0666434B2 JP62334715A JP33471587A JPH0666434B2 JP H0666434 B2 JPH0666434 B2 JP H0666434B2 JP 62334715 A JP62334715 A JP 62334715A JP 33471587 A JP33471587 A JP 33471587A JP H0666434 B2 JPH0666434 B2 JP H0666434B2
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- JP
- Japan
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- cell plate
- cell
- plate electrode
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に関し、特にダイナミックRAM
（ランダム・アクセス・メモリ）のメモリセルキャパシ
タの改良に関する。
（ランダム・アクセス・メモリ）のメモリセルキャパシ
タの改良に関する。
（従来の技術） 近年、ダイナミックRAMは一層集積度が向上しており、
これに供ない益々微細加工が必要となっている。
これに供ない益々微細加工が必要となっている。
通常セルプレート電極は、半導体基板と、その上の絶縁
膜と、その上の電極層とよりなるメモリセルキャパシタ
の前記電極層をいい、例えばポリシリコン層で形成され
る。第２図は従来のダイナミックRAMを示す集積回路パ
ターン平面図で、１〜６はセルキャパシタ、７はセルプ
レート電極、８は回路がつくられるセル領域、９はセル
間分離領域である。
膜と、その上の電極層とよりなるメモリセルキャパシタ
の前記電極層をいい、例えばポリシリコン層で形成され
る。第２図は従来のダイナミックRAMを示す集積回路パ
ターン平面図で、１〜６はセルキャパシタ、７はセルプ
レート電極、８は回路がつくられるセル領域、９はセル
間分離領域である。
ここで隣接する２つのメモリセル1,2が共有するセルプ
レート電極７は、その両対角線方向にあるメモリセル３
〜６のプレート電極と、ハッチングで示される如く接続
されている。
レート電極７は、その両対角線方向にあるメモリセル３
〜６のプレート電極と、ハッチングで示される如く接続
されている。
（発明が解決しようとする問題点） ところで、第２図に示す構造でダイナミックRAMの集積
度を更に向上させるためには、セルプレート電極７はか
なり微細な加工が必要とされ、次のような問題点が生じ
ている。即ちセル領域８には、セルキャパシタとは別の
回路部が形成されるが、セルプレート電極７は、セルキ
ャパシタ1,2のみでなく、セルキャパシタ３〜６とも共
有された形になっている。このためセルプレート電極７
の配線領域が多くの場所を占め、セル領域８の面積を狭
くしている。また多くのセル領域（この場合長六角形）
８が点在するが、このように窓状に点在するセル領域８
を形成することは、リソグラフィ技術の点から微細化が
困難である。
度を更に向上させるためには、セルプレート電極７はか
なり微細な加工が必要とされ、次のような問題点が生じ
ている。即ちセル領域８には、セルキャパシタとは別の
回路部が形成されるが、セルプレート電極７は、セルキ
ャパシタ1,2のみでなく、セルキャパシタ３〜６とも共
有された形になっている。このためセルプレート電極７
の配線領域が多くの場所を占め、セル領域８の面積を狭
くしている。また多くのセル領域（この場合長六角形）
８が点在するが、このように窓状に点在するセル領域８
を形成することは、リソグラフィ技術の点から微細化が
困難である。
本発明は上記実情に鑑みてなされたもので、集積度の向
上を可能としたセルプレート電極構造を有する半導体記
憶装置を提供することを目的とする。
上を可能としたセルプレート電極構造を有する半導体記
憶装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、隣接する２つのメモリセルはセルプレート電
極を共有し、この共有セルプレート電極の一方の対角線
上の両端にあるセルプレート電極は前記共有セルプレー
ト電極と直接つなぎ、前記共有セルプレート電極の他方
の対角線上の両端にあるセルプレート電極は前記共有セ
ルプレート電極とは直接つながず、セルプレート電極接
続部が非存在となっていることを特徴とする半導体記憶
装置である。即ち本発明は、従来セルプレート電極が多
くの場所を占めていたのを、セルプレート電極どうしの
接続部の非存在の領域を多くつくり、その空き場所に回
路形成ができるようにする。また前記セルプレート電極
の接続部を少くすることにより、このセルプレート非存
在領域（第２図では回路形成が行なわれる長六角形のセ
ル領域８）どうしをつなげた形として線状のセル領域と
する。即ちリソグラフィ技術においては、多くの窓状領
域をエッチングするよりは、少ない線状領域をエッチン
グにより抜く方がたやすい。従ってリソグラフィ技術の
微細化が可能となるものである。
極を共有し、この共有セルプレート電極の一方の対角線
上の両端にあるセルプレート電極は前記共有セルプレー
ト電極と直接つなぎ、前記共有セルプレート電極の他方
の対角線上の両端にあるセルプレート電極は前記共有セ
ルプレート電極とは直接つながず、セルプレート電極接
続部が非存在となっていることを特徴とする半導体記憶
装置である。即ち本発明は、従来セルプレート電極が多
くの場所を占めていたのを、セルプレート電極どうしの
接続部の非存在の領域を多くつくり、その空き場所に回
路形成ができるようにする。また前記セルプレート電極
の接続部を少くすることにより、このセルプレート非存
在領域（第２図では回路形成が行なわれる長六角形のセ
ル領域８）どうしをつなげた形として線状のセル領域と
する。即ちリソグラフィ技術においては、多くの窓状領
域をエッチングするよりは、少ない線状領域をエッチン
グにより抜く方がたやすい。従ってリソグラフィ技術の
微細化が可能となるものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例のパターン平面図であるが、これは前記従
来例のものと対応する場合の例であるから、対応個所に
は同一符号を付して説明を省略し、特徴とする個所を出
して説明する。この実施例の特徴は、隣接する２つのメ
モリセルのセルキャパシタ1,2が共有するセルプレート
電極７は、その一方の対角線上の両端にあるセルキャパ
シタ4,5のセルプレート電極と接続されているが、他方
の対角線上の両端にあるセルキャパシタ3,6のセルプレ
ート電極と接続されていない。第１図では111,112がセ
ルプレート電極７とセルキャパシタ3,6のセルプレート
電極とが接続されていない個所を示す。なおこのような
構成にするとセルプレート電極は複数化されるように見
えるが、例えば適当な個所で接続することにより、同電
位化は図れる。
図は同実施例のパターン平面図であるが、これは前記従
来例のものと対応する場合の例であるから、対応個所に
は同一符号を付して説明を省略し、特徴とする個所を出
して説明する。この実施例の特徴は、隣接する２つのメ
モリセルのセルキャパシタ1,2が共有するセルプレート
電極７は、その一方の対角線上の両端にあるセルキャパ
シタ4,5のセルプレート電極と接続されているが、他方
の対角線上の両端にあるセルキャパシタ3,6のセルプレ
ート電極と接続されていない。第１図では111,112がセ
ルプレート電極７とセルキャパシタ3,6のセルプレート
電極とが接続されていない個所を示す。なおこのような
構成にするとセルプレート電極は複数化されるように見
えるが、例えば適当な個所で接続することにより、同電
位化は図れる。
第１図のような構成であれば、セルプレート電極が非存
在の個所111,112等ができ、この個所に回路構成が行な
えるようになって、集積回路面積的に有利になる。また
セルプレート電極の非存在個所111,112等が形成される
ことにより、セルプレート電極が存在しないセル領域81
と82,83と84等がつながった形状つまり線状になる。と
ころでリソグラフィ技術においては、窓状領域をエッチ
ングするよりは、線状領域をエッチングする方が容易で
あり、従ってリソグラフィ技術の微細化が可能となるも
のである。
在の個所111,112等ができ、この個所に回路構成が行な
えるようになって、集積回路面積的に有利になる。また
セルプレート電極の非存在個所111,112等が形成される
ことにより、セルプレート電極が存在しないセル領域81
と82,83と84等がつながった形状つまり線状になる。と
ころでリソグラフィ技術においては、窓状領域をエッチ
ングするよりは、線状領域をエッチングする方が容易で
あり、従ってリソグラフィ技術の微細化が可能となるも
のである。
［発明の効果］ 以上説明した如く本発明によれば、回路形成用面積が増
え、セルプレート電極の微細加工が可能となるから、高
集積化に適した半導体記憶装置が提供できるものであ
る。
え、セルプレート電極の微細加工が可能となるから、高
集積化に適した半導体記憶装置が提供できるものであ
る。
第１図は本発明の一実施例のパターン平面図、第２図は
従来装置のパターン平面図である。 １〜６……セルキャパシタ、７……セルプレート電極、
81〜84……回路等がつくられるセル領域、９……セル間
分離領域、111,112……セルプレート電極の非存在領
域。
従来装置のパターン平面図である。 １〜６……セルキャパシタ、７……セルプレート電極、
81〜84……回路等がつくられるセル領域、９……セル間
分離領域、111,112……セルプレート電極の非存在領
域。
Claims (2)
- 【請求項１】隣接する２つのメモリセルはセルプレート
電極を共有し、この共有セルプレート電極の一方の対角
線上の両端にあるセルプレート電極は前記共有セルプレ
ート電極と直接つなぎ、前記共有セルプレート電極の他
方の対角線上の両端にあるセルプレート電極は前記共有
セルプレート電極とは直接つながず、セルプレート電極
接続部が非存在となっていることを特徴とする半導体記
憶装置。 - 【請求項２】前記セルプレート電極は、ダイナミックRA
Mのデータ記憶用キャパシタの電極であることを特徴と
する特許請求の範囲第１項に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334715A JPH0666434B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体記憶装置 |
| US07/285,939 US4980733A (en) | 1987-12-28 | 1988-12-19 | Semiconductor storage device |
| KR1019880017731A KR920001638B1 (ko) | 1987-12-28 | 1988-12-28 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334715A JPH0666434B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173749A JPH01173749A (ja) | 1989-07-10 |
| JPH0666434B2 true JPH0666434B2 (ja) | 1994-08-24 |
Family
ID=18280407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62334715A Expired - Fee Related JPH0666434B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4980733A (ja) |
| JP (1) | JPH0666434B2 (ja) |
| KR (1) | KR920001638B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2974252B2 (ja) * | 1989-08-19 | 1999-11-10 | 富士通株式会社 | 半導体記憶装置 |
| JP3299260B2 (ja) * | 1990-10-10 | 2002-07-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| EP0549812B1 (en) * | 1991-07-16 | 1997-09-24 | Fujitsu Limited | Light emission device array fitting structure of electrophotographic apparatus |
| US7471500B1 (en) * | 2005-06-23 | 2008-12-30 | Altera Corporation | Multi-segment parallel wire capacitor |
| US7561407B1 (en) | 2005-11-28 | 2009-07-14 | Altera Corporation | Multi-segment capacitor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4012757A (en) * | 1975-05-05 | 1977-03-15 | Intel Corporation | Contactless random-access memory cell and cell pair |
| JPS5927102B2 (ja) * | 1979-12-24 | 1984-07-03 | 富士通株式会社 | 半導体記憶装置 |
-
1987
- 1987-12-28 JP JP62334715A patent/JPH0666434B2/ja not_active Expired - Fee Related
-
1988
- 1988-12-19 US US07/285,939 patent/US4980733A/en not_active Expired - Fee Related
- 1988-12-28 KR KR1019880017731A patent/KR920001638B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4980733A (en) | 1990-12-25 |
| JPH01173749A (ja) | 1989-07-10 |
| KR890011093A (ko) | 1989-08-12 |
| KR920001638B1 (ko) | 1992-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |