JPH0668541B2 - Test circuit consisting of complementary MOS transistors - Google Patents
Test circuit consisting of complementary MOS transistorsInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータのテスト回路に関する。The present invention relates to a test circuit for a microcomputer.
従来、この種のテスト回路は、第３図に示すように、入
力端子301にドレインとゲートが接続された第１のＮチ
ャネル型ＭＯＳトランジスタ（以下n-chTrと略す）302
と、第１のn-ch Tr 302のソースにドレインとゲートが
接続された第２のn-ch Tr 303と、ドレインとゲートが
第２のn-ch Tr 303のソースに、ソースが入力端子301に
接続された第７のn-ch Tr 304と、入力端子301の入力信
号が入力される第１のＰチャネル型ＭＯＳトランジスタ
（以下p-ch Trと略す）と第９のn-ch Trよりなる第１の
インバータ305と、ゲートが第１のインバータ305の出力
に、ドレインが第２のn-ch Tr 303のソースに、ソース
がGNDに接続された第８のn-ch Tr 306と、第８のn-ch T
r 306のドレインがゲートに、ドレインがVDD電位に接続
された第３のn-ch Tr 307と、ドレインが第３のn-chTr
307のソースに、ゲートが第１のインバータ305の出力
に、ソースがGNDに接続された第４のn-ch Tr 308と、ド
レインが第４のn-ch Tr 308のドレインに、ゲートがVDD
電位に、ソースがGNDに接続されたオン抵抗値が高い第1
0のn-ch Tr 309と、第10のn-ch Tr 309のドレインが入
力され、第２のp-ch Trと第５のn-ch Trよりなる第２の
インバータ310と、第２のインバータ310の出力が入力さ
れる第３のp-ch Trと第６のn-ch Trよりなる第３のイン
バータ311とから構成され、第３のインバータ311の出力
がテスト信号312となるようになっていた。Conventionally, this type of test circuit has a first N-channel MOS transistor (hereinafter abbreviated as n-chTr) 302 having a drain and a gate connected to an input terminal 301, as shown in FIG.
And a second n-ch Tr 303 in which the drain and gate are connected to the source of the first n-ch Tr 302, the drain and gate are the source of the second n-ch Tr 303, and the source is the input terminal. A seventh n-ch Tr 304 connected to 301, a first P-channel MOS transistor (hereinafter abbreviated as p-ch Tr) to which an input signal of the input terminal 301 is input, and a ninth n-ch Tr. And an eighth n-ch Tr 306 having a gate connected to the output of the first inverter 305, a drain connected to the source of the second n-ch Tr 303, and a source connected to GND. , 8th n-ch T
The third n-ch Tr 307 in which the drain of r 306 is connected to the gate and the drain is connected to the V DD potential, and the drain is the third n-ch Tr
The source of 307, the gate is connected to the output of the first inverter 305, the source is connected to the fourth n-ch Tr 308, the drain is connected to the drain of the fourth n-ch Tr 308, and the gate is connected to V DD
The source has a high on-resistance and the source is connected to GND.
The n-ch Tr 309 of 0 and the drain of the tenth n-ch Tr 309 are input, the second inverter 310 including the second p-ch Tr and the fifth n-ch Tr, and the second n-ch Tr 309. It is configured by a third p-ch Tr to which the output of the inverter 310 is input and a third inverter 311 composed of a sixth n-ch Tr, so that the output of the third inverter 311 becomes a test signal 312. Was becoming.
入力端子301に例えばVDD＋2[V]が印加された場合、第３
のn-ch Tr 307のゲートには第１のn-ch Tr 302と第２の
n-ch Tr 303のスレショルド電圧分の和、例えば２VT降
下したVDD+2-2VT[V]が印加されるので、第３のn-ch Tr
307ではそのオン電流が流れ第３のn-ch Tr 307のソース
である点313では第３のn-ch Tr 307と第10のn-ch Tr 30
9のオン抵抗比によるVDD電位とGNDの間である第１の電
位が発生し、第２のインバータ310に入力されその出力
が第３のインバータ311に入力されることにより、テス
ト信号312がVDD電位になる。また、入力端子301にVDD電
位が印加された場合は、点313は上述のVDD＋2[V]が印加
された場合と異なり第３のn-ch Tr 307のオン抵抗値が
高いため、VDD電位とGNDの間ではあるが上記第１の電位
よりGNDに近い第２の電位を発生し、テスト信号312はGN
D電位になる。If, for example, V DD +2 [V] is applied to the input terminal 301, the third
The gate of the n-ch Tr 307 of the first n-ch Tr 302 and the second
Since the sum of the threshold voltage of the n-ch Tr 303, for example, V DD + 2-2V T [V] which is lowered by 2V T, is applied, the third n-ch Tr
At 307, the on-current flows, and at the point 313 which is the source of the third n-ch Tr 307, at the point 313, the third n-ch Tr 307 and the tenth n-ch Tr 30 are connected.
The first potential between the V DD potential and the GND due to the ON resistance ratio of 9 is generated and input to the second inverter 310, and the output thereof is input to the third inverter 311. Becomes V DD potential. In addition, when the V DD potential is applied to the input terminal 301, the point 313 has a high on-resistance value of the third n-ch Tr 307, unlike the case where the above V DD +2 [V] is applied. A second potential, which is between V DD potential and GND but closer to GND than the above first potential, is generated, and the test signal 312 is GN
D potential.
上述した従来のテスト回路は、入力端子301にVDD電位が
印加されている時には第３のn-ch Tr 307と第10のn-ch
Tr 309を通してVDDよりGNDに流れる電流および第２のp-
ch Trと第５のn-ch Trを通して流れる電流が存在すると
いう欠点および素子数が多いという欠点がある。The conventional test circuit described above is configured such that when the V DD potential is applied to the input terminal 301, the third n-ch Tr 307 and the tenth n-ch
The current flowing from V DD to GND through Tr 309 and the second p-
There is a drawback that there is a current flowing through the ch Tr and the fifth n-ch Tr and a drawback that the number of elements is large.
本発明の相補型ＭＯＳトランジスタよりなるテスト回路
は、 入力端子にドレインとゲートが接続された第１のＮチャ
ネル型ＭＯＳトランジスタと、 第１のＮチャネル型ＭＯＳトランジスタのソースにドレ
インとゲートが接続された第２のＮチャネル型ＭＯＳト
ランジスタと、 ドレインが電源電位に、ゲートが第２のＮチャネル型Ｍ
ＯＳトランジスタのソースにそれぞれ接続された第３の
Ｎチャネル型ＭＯＳトランジスタと、 ソースが第３のＮチャネル型ＭＯＳトランジスタのソー
スに、ゲートが制御信号線にそれぞれ接続された第１の
Ｐチャネル型ＭＯＳトランジスタと、 ドレインが第１のＰチャネル型ＭＯＳトランジスタのド
レインに、ゲートが電源電位に、ソースがグランド電位
にそれぞれ接続された第４のＮチャネル型ＭＯＳトラン
ジスタと、 第１のＰチャネル型ＭＯＳトランジスタのドレインと第
４のＮチャネル型ＭＯＳトランジスタのドレインの接続
点が入力される、第２のＰチャネル型ＭＯＳトランジス
タと第５のＮチャネル型ＭＯＳトランジスタよりなる第
１のインバータ回路と、 第１のインバータ回路の出力が入力される、第３のＰチ
ャネル型ＭＯＳトランジスタと第６のＮチャネル型ＭＯ
Ｓトランジスタよりなる第２のインバータ回路とを有す
る。A test circuit including a complementary MOS transistor according to the present invention includes a first N-channel MOS transistor having a drain and a gate connected to an input terminal, and a drain and a gate connected to a source of the first N-channel MOS transistor. A second N-channel type MOS transistor, a drain having a power supply potential, and a gate having a second N-channel type M transistor.
A third N-channel MOS transistor connected to the source of the OS transistor, and a first P-channel MOS transistor connected to the source of the third N-channel MOS transistor and the gate thereof to the control signal line. A transistor, a fourth N-channel MOS transistor having a drain connected to the drain of the first P-channel MOS transistor, a gate connected to a power supply potential, and a source connected to a ground potential, and a first P-channel MOS transistor A first inverter circuit including a second P-channel MOS transistor and a fifth N-channel MOS transistor, to which a connection point between the drain of the second N-channel MOS transistor and the drain of the fourth N-channel MOS transistor is input; Third P-channel type MOS to which the output of the inverter circuit is input Transistor and sixth N-channel MO
And a second inverter circuit including an S transistor.
本発明は、第３のn-ch Trと第４のn-ch Trの間に第１の
p-ch Trを追加し、そのゲートをストップ信号で制御す
るようにしたものである。The present invention provides the first n-ch Tr and the fourth n-ch Tr between the first n-ch Tr.
A p-ch Tr is added and its gate is controlled by a stop signal.
入力端子に、例えばVDD＋2[V]が印加され第１のp-ch Tr
のゲート信号であるストップ信号がGND電位である場
合、上述の従来例と同様に第３のn-ch Tr、第１のp-ch
Tr、第４のn-ch Trのオン抵抗比により定められるVDD電
位とGNDの間の第１の電位に接続点は設定され、テスト
信号がアクティブであるVDD電位を出力する。また、入
力端子にVDD電位が印加され、かつ消費電流を減少させ
たい時は、ストップ信号をVDD電位に設定すれば、接続
点がGND電位となり、従来例と同じくテスト信号をノン
アクティブであるGND電位にできる。それに加えて第１
のp-ch Trがオフしているため、第３のn-ch Tr、第１の
p-ch Tr、第４のn-ch Trを通してVDDからGNDに流れる電
流および第２のp-ch Trと第５のn-ch Trよりなる第１の
インバータにおけるVDDからGNDに流れる電流も存在しな
い。For example, V DD +2 [V] is applied to the input terminal and the first p-ch Tr
If the stop signal, which is the gate signal of, is at the GND potential, the third n-ch Tr and the first p-ch are the same as in the conventional example described above.
The connection point is set to the first potential between the V DD potential determined by the ON resistance ratio of the Tr and the fourth n-ch Tr and the GND, and the test signal outputs the active V DD potential. If the V DD potential is applied to the input terminal and you want to reduce the current consumption, set the stop signal to the V DD potential and the connection point becomes the GND potential, making the test signal non-active as in the conventional example. Can be at a certain GND potential. In addition to that, the first
The third n-ch Tr and the first p-ch Tr are off because
Current flowing from V DD to GND through p-ch Tr and fourth n-ch Tr and current flowing from V DD to GND in the first inverter composed of the second p-ch Tr and the fifth n-ch Tr Does not exist either.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の相補型ＭＯＳトランジスタよりなるテ
スト回路の第１の実施例の回路図である。FIG. 1 is a circuit diagram of a first embodiment of a test circuit composed of complementary MOS transistors of the present invention.
本実施例では入力端子101に第１のn-ch Tr 102と第２の
n-ch Tr 103とが縦続接続されて、第３のn-ch Tr 104の
ゲートに入力し、ドレインがVDD電位に接続された第３
のn-ch Tr 104とゲートがVDD電位にソースがGNDに接続
された第４のn-ch Tr 106の間にゲート信号がストップ
信号107である第１のp-ch Tr 105を縦続接続し、第１の
p-ch Tr 105と第４のn-ch Tr 106の接続点111を第１の
インバータ108に入力し、その出力を第２のインバータ1
09に入力しその出力をテスト信号110としている。In this embodiment, the input terminal 101 has a first n-ch Tr 102 and a second n-ch Tr 102.
The third n-ch Tr 103, which is connected in cascade, inputs to the gate of the third n-ch Tr 104, and whose drain is connected to the V DD potential.
The first p-ch Tr 105 whose gate signal is the stop signal 107 is cascade-connected between the n-ch Tr 104 and the fourth n-ch Tr 106 whose gate is connected to V DD potential and whose source is connected to GND. Then the first
The connection point 111 of the p-ch Tr 105 and the fourth n-ch Tr 106 is input to the first inverter 108, and its output is output to the second inverter 1
It is input to 09 and the output is used as the test signal 110.
入力端子101に、例えばVDD＋2[V]が印加され第１のp-ch
Tr 105のゲート信号であるストップ信号107がGND電位
である場合、上述の従来例と同様に第３のn-ch Tr 10
4、第１のp-ch Tr 105、第４のn-ch Tr 106のオン抵抗
比により定められるVDD電位とGNDの間の第１の電位に点
111は設定され、テスト信号110がアクティブであるVDD
電位が出力される。また、入力端子101にVDD電位が印加
され、かつ消費電流を減少させたい時は、ストップ信号
107をVDD電位に設定すれば、点111がGND電位となり、従
来例と同じくテスト信号110をノンアクティブであるGND
電位にできる。それに加えて第１のp-ch Tr 105がオフ
しているため、第３のn-ch Tr 104、第１のp-ch Tr 10
5、第４のn-ch Tr 106を通してVDDからGNDに流れる電流
および第２のp-ch Trと第５のn-ch Trよりなる第１のイ
ンバータ108におけるVDDからGNDに流れる電流も存在し
ない。For example, V DD +2 [V] is applied to the input terminal 101 and the first p-ch
When the stop signal 107, which is the gate signal of the Tr 105, is at the GND potential, the third n-ch Tr 10
4. Point to the first potential between V DD potential and GND which is determined by the ON resistance ratio of the first p-ch Tr 105 and the fourth n-ch Tr 106.
111 is set and V DD with test signal 110 active
The electric potential is output. When the V DD potential is applied to the input terminal 101 and you want to reduce the current consumption,
If 107 is set to V DD potential, point 111 becomes GND potential and test signal 110 is non-active GND as in the conventional example.
Can be at electric potential. In addition to that, since the first p-ch Tr 105 is turned off, the third n-ch Tr 104 and the first p-ch Tr 10
5, the current flowing through the GND from V DD of the fourth n-ch current flowing through the Tr 106 to GND V DD and a second p-ch Tr a first inverter 108 consisting of a fifth n-ch Tr also not exist.
第２図は本発明の第２の実施例の回路図である。FIG. 2 is a circuit diagram of the second embodiment of the present invention.
本実施例は、入力端子201にドレインとゲートが接続さ
れた第１のn-ch Tr 202、第１のn-ch Tr 202のソースに
ドレインとゲートが接続された第２のn-ch Tr 203、ド
レインとゲートが第２のn-ch Tr 203のソースに、ソー
スが入力端子201に接続された第７のn-ch Tr 204、入力
端子201の信号が入力される第４のp-ch Trと第９のn-ch
Trよりなる第１のインバータ205、ゲートが第１のイン
バータ205の出力に、ドレインが第２のn-ch Tr 203のソ
ースに、ソースがGNDに接続された第８のn-ch Tr 206、
第８のn-ch Tr 206のドレインがゲートに、ドレインがV
DD電位に接続された第３のn-ch Tr 207、ソースが第３
のn-ch Tr 207のソースに、ゲートがストップ信号214
に、ドレインが第４のn-ch Tr 208のドレインに接続さ
れた第１のp-ch Tr 213、ゲートが第１のインバータ205
の出力に、ソースがGNDに接続された第４のn-ch Tr 20
8、ドレインが第４のn-ch Tr 208のソースに、ソースが
GNDに、ゲートがVDD電位に接続された第10のn-ch Tr 20
9、第10のn-ch Tr 209のドレインが入力される第２のp-
ch Trと第５のn-ch Trよりなる第２のインバータ210、
第２のインバータ210の出力が入力される第３のp-ch Tr
と第６のn-ch Trよりなる第３のインバータ211より構成
される。動作は第１の実施例と同じく入力端子201にVDD
電位が印加され、かつ消費電流を減少させたい時は、ス
トップ信号214をVDD電位に設定すれば、第１の実施例と
同様にVDDからGNDに流れる電流が存在しなくなる。In this embodiment, a first n-ch Tr 202 having a drain and a gate connected to the input terminal 201, and a second n-ch Tr 202 having a drain and a gate connected to the source of the first n-ch Tr 202 are provided. 203, a drain and a gate are connected to the source of the second n-ch Tr 203, a source is connected to the input terminal 201, a seventh n-ch Tr 204, and a signal of the input terminal 201 is input to the fourth p- ch Tr and 9th n-ch
An eighth n-ch Tr 206 having a first inverter 205 formed of a Tr, a gate connected to the output of the first inverter 205, a drain connected to the source of the second n-ch Tr 203, and a source connected to GND.
The drain of the eighth n-ch Tr 206 is the gate and the drain is V
Third n-ch Tr 207 connected to DD potential, source is third
The gate of the n-ch Tr 207 source has a stop signal 214
The drain of the fourth n-ch Tr 208 is connected to the first p-ch Tr 213, and the gate is the first inverter 205.
4th n-ch Tr 20 whose source is connected to GND at the output of
8, the drain is the source of the fourth n-ch Tr 208, the source is
The 10th n-ch Tr 20 with its gate connected to V DD potential to GND
The drain of 9th and 10th n-ch Tr 209 is input to the second p-
a second inverter 210 including a ch Tr and a fifth n-ch Tr,
The third p-ch Tr to which the output of the second inverter 210 is input
And a third inverter 211 including a sixth n-ch Tr. Operation V DD also to the input terminal 201 and the first embodiment
When the potential is applied and the consumption current is desired to be reduced, the stop signal 214 is set to the V DD potential so that there is no current flowing from V DD to GND as in the first embodiment.
本実施例では点215に第４のn-ch Tr 208が接続されてい
るため、入力端子201に、例えばVDD＋2[V]印加後GND電
位が印加された時の点215での電位保持時間を短かくで
きる。つまり、テスト信号212がアクティブ・レベルか
らノンアクティブ・レベルへの変化が早い利点がある。In this embodiment, since the fourth n-ch Tr 208 is connected to the point 215, the potential is held at the point 215 when the GND potential is applied to the input terminal 201 after, for example, V DD +2 [V] is applied. You can save time. That is, there is an advantage that the test signal 212 quickly changes from the active level to the non-active level.
以上説明したように本発明は、第３のn-ch Trと第４のn
-ch Trの間に第１のp-ch Trを追加し、そのゲートをス
トップ信号で制御することにより、入力端子にVDD電位
が印加されても消費電流をゼロにすることができる効果
がある。As described above, the present invention provides a third n-ch Tr and a fourth n-ch Tr.
By adding the first p-ch Tr between the -ch Trs and controlling the gate with a stop signal, it is possible to reduce the consumption current to zero even if the V DD potential is applied to the input terminal. is there.
第１図は本発明のテスト回路の第１の実施例の回路図、
第２図は本発明の第２の実施例の回路図、第３図は従来
例の回路図である。 101……入力端子、102……第１のn-ch Tr、 103……第２のn-ch Tr、104……第３のn-ch Tr、 105……第１のp-ch Tr、106……第４のn-ch Tr、 107……ストップ信号、108……第１のインバータ、 109……第２のインバータ、110……テスト信号、 111……点、 201……入力端子、202……第１のn-ch Tr、 203……第２のn-ch Tr、204……第７のn-ch Tr、 205……第１のインバータ、206……第８のn-ch Tr、 207……第３のn-ch Tr、208……第４のn-ch Tr、 209……第10のn-ch Tr、210……第２のインバータ、 211……第３のインバータ、212……テスト信号、 213……第１のp-ch Tr、214……ストップ信号、 215……点。FIG. 1 is a circuit diagram of a first embodiment of a test circuit of the present invention,
FIG. 2 is a circuit diagram of a second embodiment of the present invention, and FIG. 3 is a circuit diagram of a conventional example. 101 …… input terminal, 102 …… first n-ch Tr, 103 …… second n-ch Tr, 104 …… third n-ch Tr, 105 …… first p-ch Tr, 106 …… fourth n-ch Tr, 107 …… stop signal, 108 …… first inverter, 109 …… second inverter, 110 …… test signal, 111 …… point, 201 …… input terminal, 202 ... 1st n-ch Tr, 203 ... 2nd n-ch Tr, 204 ... 7th n-ch Tr, 205 ... 1st inverter, 206 ... 8th n-ch Tr, 207 ... third n-ch Tr, 208 ... fourth n-ch Tr, 209 ... tenth n-ch Tr, 210 ... second inverter, 211 ... third inverter , 212 …… Test signal, 213 …… First p-ch Tr, 214 …… Stop signal, 215 …… Point.
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Claims (1)
第１のＮチャネル型ＭＯＳトランジスタと、 第１のＮチャネル型ＭＯＳトランジスタのソースにドレ
インとゲートが接続された第２のＮチャネル型ＭＯＳト
ランジスタと、 ドレインが電源電位に、ゲートが第２のＮチャネル型Ｍ
ＯＳトランジスタのソースにそれぞれ接続された第３の
Ｎチャネル型ＭＯＳトランジスタと、 ソースが第３のＮチャネル型ＭＯＳトランジスタのソー
スに、ゲートが制御信号線にそれぞれ接続された第１の
Ｐチャネル型ＭＯＳトランジスタと、 ドレインが第１のＰチャネル型ＭＯＳトランジスタのド
レインに、ゲートが電源電位に、ソースがグランド電位
にそれぞれ接続された第４のＮチャネル型ＭＯＳトラン
ジスタと、 第１のＰチャネル型ＭＯＳトランジスタのドレインと第
４のＮチャネル型ＭＯＳトランジスタのドレインの接続
点が入力される、第２のＰチャネル型ＭＯＳトランジス
タと第５のＮチャネル型ＭＯＳトランジスタよりなる第
１のインバータ回路と、 第１のインバータ回路の出力が入力される、第３のＰチ
ャネル型ＭＯＳトランジスタと第６のＮチャネル型ＭＯ
Ｓトランジスタよりなる第２のインバータ回路とを有す
る相補型ＭＯＳトランジスタよりなるテスト回路。1. A first N-channel type MOS transistor having a drain and a gate connected to an input terminal, and a second N-channel type MOS transistor having a drain and a gate connected to the source of the first N-channel type MOS transistor. The transistor, the drain is the power supply potential, and the gate is the second N-channel type M
A third N-channel MOS transistor connected to the source of the OS transistor, and a first P-channel MOS transistor connected to the source of the third N-channel MOS transistor and the gate thereof to the control signal line. A transistor, a fourth N-channel MOS transistor having a drain connected to the drain of the first P-channel MOS transistor, a gate connected to a power supply potential, and a source connected to a ground potential, and a first P-channel MOS transistor A first inverter circuit including a second P-channel MOS transistor and a fifth N-channel MOS transistor, to which a connection point between the drain of the second N-channel MOS transistor and the drain of the fourth N-channel MOS transistor is input; Third P-channel type MOS to which the output of the inverter circuit is input Transistor and sixth N-channel MO
A test circuit comprising a complementary MOS transistor having a second inverter circuit comprising an S transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066579A JPH0668541B2 (en) | 1987-03-19 | 1987-03-19 | Test circuit consisting of complementary MOS transistors |
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|---|---|---|---|
| JP62066579A JPH0668541B2 (en) | 1987-03-19 | 1987-03-19 | Test circuit consisting of complementary MOS transistors |
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| Publication Number | Publication Date |
|---|---|
| JPS63231278A JPS63231278A (en) | 1988-09-27 |
| JPH0668541B2 true JPH0668541B2 (en) | 1994-08-31 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (2)
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1987
- 1987-03-19 JP JP62066579A patent/JPH0668541B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
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