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JPH0669052B2 - 半導体素子の高密度実装方法 - Google Patents
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JPH0669052B2 - 半導体素子の高密度実装方法 - Google Patents

半導体素子の高密度実装方法

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JPH0669052B2
JPH0669052B2 JP60203068A JP20306885A JPH0669052B2 JP H0669052 B2 JPH0669052 B2 JP H0669052B2 JP 60203068 A JP60203068 A JP 60203068A JP 20306885 A JP20306885 A JP 20306885A JP H0669052 B2 JPH0669052 B2 JP H0669052B2
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Description

【発明の詳細な説明】 〔概要〕 本発明の半導体素子の高密度実装方法は、プリント基板
に半導体素子パッケージが実装される際、両者間に所望
の間隔が形成される構造になっている。
このため該間隔を利用して、例えば改造ワイヤによる追
加配線等を行うことができるので、プリント板の高密度
実装化が実現できる。
〔産業上の利用分野〕
本発明は半導体素子パッケージの実装方法の改良に係
り、特にプリント板の高密度実装化を目的として開発さ
れた半導体素子の高密度実装方法に関する。
〔従来の技術〕
第３図の構造図に示すように従来型の半導体素子パッケ
ージ２は、プリント基板１のボンディングパッド11と対
向して配設されたバンプ群３が、例えば電気炉等で加熱
されることによって溶融し、半導体素子パッケージ２と
プリント基板１間の電気回路を構成すると同時に機械的
にも両者が結合されるようになっている。
〔発明が解決しようとする問題点〕
一般にプリント基板１とバンプ接合によりボンディング
されるフリップチップタイプの半導体素子パッケージ２
は、他のボンディング方式よりも高密度の実装が可能で
ある。
しかしながら上記従来の半導体素子パッケージ２のバン
プ接合方式には下記の問題点がある。
以下それらの問題点を第３図の構成図および第４図の実
装方法図によって説明する。
半導体素子パッケージ２のサイズが大きくなるにつれ
てバンプ群３のピッチｐの累積誤差も大きくなり、基板
１側のボンディングパッド11との間に位置ズレが生じて
相互間の接合頼言度が低下する。
バンプ群３とボンディングパッド11をダイレクトに接
合する実装方法を適用すると半導体素子パッケージ２と
プリント基板１との熱膨張率差によって接合部に歪を生
じ、接続部に大きな応力が加わるため接続信頼度に問題
がある。
半導体素子パッケージ２とプリント基板１間に形成さ
れるギャップΔが微小であるため（Δは通常0.5mm程
度）、該ギャップΔ内に、例えば改造用ワイヤ等を挿入
することができない。
このため、改造パッド1aを半導体素子パッケージ２の外
周部に配置する必要が生じ、該改造パッド1aのエリアが
大きくなって実装密度が低下する。
半導体素子パッケージ２のバンプ群３がARRAY構造配
置（例えば基盤目のような配置）になると、半導体素子
パッケージ２の外周部に配置された改造パッド1aとボン
ディングパッド11とを接続するための再配線層1bが必要
となり、基板１の層数が増加する。
浸漬沸騰冷却方式で半導体素子パッケージ２を冷却す
る場合、プリント基板１と半導体素子パッケージ２のギ
ャップΔが狭いので沸騰時に発生する泡が該ギャップΔ
内に閉じ込められ、冷却効率を著しく悪化させる。
本発明は従来の半導体素子実装方法の改良を目的とする
もので、特にバンプ群３とボンディングパッド11の接続
に接続用コンタクト５を用いることで前記との問題
点を解決し、接続用コンタクト５の長さを調節すること
で前記ととの問題点を解決するようにしている。
〔問題点を解決するための手段〕
本発明は、その実施例図面第１図に示すように、プリン
ト基板１のボンディングパッド11と半導体素子パッケー
ジ２のバンプ群３を接続用コンタクト５を介して接続す
ることによってこれらプリント基板１と半導体素子パッ
ケージ２間に所望間隔Ｌを形成し、且つ前記本接続用コ
ンタクト５の長さを変化させることによって前記半導体
素子パッケージ２と前記プリント基板１間に形成される
所望間隔Ｌを制御するようにしたことを特徴とする。
〔作用〕
このように構成されたものにおいては、プリント基板１
のボンディングパッド11上に直立する形で配置された接
続用コンタクト５の開放側の端部と半導体素子パッケー
ジ２のバンプ群３を接合すればプリント基板１上に半導
体素子パッケージ２が所望の間隔Ｌを保持した状態で実
装される。
従って本発明によれば半導体素子パッケージ２と、プリ
ンタ基板１との間隔Ｌが接続用コンタクト５の長さを調
節することにより自在に変えられるため、例えば改造用
の回路部品（図示せず）等を実装するための基板内接続
用パターン12を半導体素子パッケージ２とプリント基板
１間に設けることができる。
〔実施例〕
以下図面に示した実施例に基づいて本発明を詳細に説明
する。
第１図は本発明の一実施例を示す高密度実装方法の構成
図である。
なお全図を通じて同一符号は同一物を示す。
この図に示すように本発明の高密度実装方法は、先ずプ
リント基板１のボンディングパッド11上に先端を偏平型
に形成された接続用コンタクト５がボンディングされ
る。
そしてボンディングされた接続用コンタクト５の他端側
に半導体素子パッケージ２のバンプ群３が位置決めさ
れ、これらを加熱してバンプ群３を接続用コンタクト５
に融着させる。なお、バンプ群３を接続用コンタクト５
に融着させる手段として本実施例ではリフロー半田付け
法を用いた。
以上の説明から明らかなように、本発明を適用すること
により、半導体素子パッケージ２とプリント基板１間に
所望間隔Ｌを自在に形成できることから、この所望間隔
Ｌを利用してそこに改造用の回路部品（図示せず）等を
実装するための基板内接続用パターン12を付設したり、
第２図に示す改造ワイヤ13を付設する等が可能となる。
また、本発明を適用することで半導体素子パッケージ２
とプリント基板１間のギャップΔが拡大されることか
ら、浸漬沸騰冷却法式で半導体素子パッケージ２を冷却
する時に泡がこのギャップΔ内に閉じ込めらるようなこ
とがないので冷却効率が著しく向上する。
第２図は本発明の細部構造の一例を示す図であって、
（ａ）は要部平面図、（ｂ）は要部側断面図である。
同図は第１図に示した所望間隔Ｌのスペースを利用して
改造ワイヤ13の配線を行った例である。
改造がある場合は、同図に示すように基板内層接続パッ
ド16を改造時のパターンカット部17でカットし、基板内
層接続パッド16と並列的に設けられている改造ワイヤボ
ンディング用パッド14に改造ワイヤ13を接続する。
以上述べた本発明による実装方法は、単にフリップチッ
プタイプの半導体素子パッケージに限らず、端子が表面
に突出している型式の所謂SMT型の半導体素子パッケー
ジにも適用できる。
〔発明の効果〕
本発明は以上説明したように、半導体素子パッケージと
プリント基板間に所望のギャップが確保されるため、半
導体素子パッケージとプリント基板間に改造ワイヤ13等
を増設することが可能となり、このため、改造パッド1b
を半導体素子パッケージ２の領域外に設ける、或いは再
配線層1bをプリント基板１の内層部分に設ける（第４図
参照）等の必要性が無くなるので、半導体素子パッケー
ジ２の高密度実装が可能となる。
また浸漬沸騰冷却時における泡の付着問題も発生せず、
素子の冷却効率が著しく向上する。
【図面の簡単な説明】
第１図は本発明の一実施例を示す高密度実装方法の構成
図、 第２図は本発明の細部構造の一例を示す図であって、
（ａ）は要部平面図、（ｂ）は要部側断面図、 第３図は従来の半導体素子パッケージの構造図、 第４図は従来の半導体素子パッケージの実装方法図であ
る。 図中、１はプリント基板、1aは改造パッド、1bは再配線
層、２は半導体素子パッケージ、３はバンプ群、５は接
続用コンタクト、11はボンディングパッド、12は基板内
接続用パターン、13は改造ワイヤ、14は改造ワイヤボン
ディング用パッド、16は基板内層接続パッド、17は改造
時のパターンカット部、ｐはバンプ間のピッチ、Δは半
導体素子パッケージとプリント基板間に形成された微小
間隔、Ｌは半導体素子パッケージとプリント基板間に形
成される所望間隔をそれぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】バンプ群（３）を介してプリント基板
    （１）に実装される半導体素子パッケージ（２）の実装
    方法であって、 プリント基板（１）のボンディングパッド（11）と半導
    体素子パッケージ（２）のバンプ群（３）を接続用コン
    タクト（５）を介して接続することによってこれらプリ
    ント基板（１）と半導体素子パッケージ（２）間に回路
    変更等を行うための所望間隔（Ｌ）を形成し、且つ前記
    接続用コンタクト（５）の長さを変化させることによっ
    て前記半導体素子パッケージ（２）と前記プリント基板
    （１）間に形成される所望間隔（Ｌ）を制御するように
    したことを特徴とする半導体素子の高密度実装方法。
JP60203068A 1985-09-12 1985-09-12 半導体素子の高密度実装方法 Expired - Fee Related JPH0669052B2 (ja)

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JPS6151838A (ja) * 1984-08-22 1986-03-14 Hitachi Ltd 半導体装置

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