JPH0669184B2 - Interface circuit - Google Patents
Interface circuitInfo
- Publication number
- JPH0669184B2 JPH0669184B2 JP61175511A JP17551186A JPH0669184B2 JP H0669184 B2 JPH0669184 B2 JP H0669184B2 JP 61175511 A JP61175511 A JP 61175511A JP 17551186 A JP17551186 A JP 17551186A JP H0669184 B2 JPH0669184 B2 JP H0669184B2
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- transmission
- circuit
- side circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 59
- 238000010586 diagram Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はインタフェース回路に係り、特に、デジタルオ
ーディオ機器やデジタルビデオ機器等、伝送デジタル信
号に微小な不要成分（高周波成分やジッタ成分）が重畳
されていても、伝送デジタル信号の論理符号に応じた常
に波形一定の受信デジタル信号を得ることを必要とする
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface circuit, and particularly to a transmission digital signal such as a digital audio device or a digital video device in which a minute unnecessary component (high frequency component or jitter component) is superimposed. Even so, the present invention relates to a circuit that requires to always obtain a received digital signal having a constant waveform according to the logical code of the transmitted digital signal.
従来の技術 第６図及び第７図は従来のインタフェース回路の各例の
回路図を示す。各図において、伝送側回路１の入力端子
２に入来した伝送デジタル信号は伝送線３を介して受信
側回路４に伝送され、出力端子５より取出される。この
場合、一般に、伝送デジタル信号の論理符号「１」
「０」そのものは正しく受信デジタル信号として取出さ
れても、受信デジタル信号の波形そのものに着目した場
合、伝送デジタル信号波形の高周波成分やジッタ成分の
影響を受ける。つまり、論理符号は同じであっても、伝
送デジタル信号波形及び伝送側回路１の状態によって受
信デジタル信号波形は種々異なることになる。2. Description of the Related Art FIGS. 6 and 7 show circuit diagrams of respective examples of conventional interface circuits. In each figure, the transmission digital signal that has entered the input terminal 2 of the transmission side circuit 1 is transmitted to the reception side circuit 4 via the transmission line 3 and is taken out from the output terminal 5. In this case, generally, the logical code "1" of the transmitted digital signal
Even if “0” itself is correctly extracted as a received digital signal, when attention is paid to the waveform of the received digital signal, it is affected by the high frequency component and the jitter component of the transmitted digital signal waveform. In other words, even if the logical codes are the same, the received digital signal waveform differs depending on the transmitted digital signal waveform and the state of the transmission side circuit 1.
発明が解決しようとする問題点 従来装置は、伝送デジタル信号の論理符号を正しく伝送
することのみに注意が払われており、上記のように、受
信デジタル信号の波形そのものに着目した場合、伝送デ
ジタル信号波形の高周波成分やジッタ成分の影響が常に
現われる問題点があった。Problems to be Solved by the Invention In the conventional device, attention is paid only to correctly transmitting the logical code of the transmission digital signal, and as described above, when the waveform itself of the reception digital signal is focused, There is a problem that the influence of the high frequency component and the jitter component of the signal waveform always appears.
本発明は、伝送側回路の伝送デジタル信号波形が高周波
成分及びジッタ成分等によって微小に変化してもその論
理符号「１」「０」が変化しない限り常に波形一定の受
信デジタル信号を得ることができるインタフェース回路
を提供することを目的とする。According to the present invention, even if the transmission digital signal waveform of the transmission side circuit slightly changes due to a high frequency component, a jitter component, etc., a reception digital signal having a constant waveform can always be obtained as long as its logical code "1" or "0" does not change. It is an object of the present invention to provide an interface circuit that can be used.
問題点を解決するための手段 本発明は上記問題点を解決するために伝送デジタル信号
を伝送側回路から伝送線を介して受信側回路に伝送して
取出すインタフェース回路において、前記伝送デジタル
信号のジッタが含まれているタイミング外でクロックを
発生するクロック発生手段およびこのクロックと前記伝
送デジタル信号とにより制御されて前記伝送デジタル信
号と論理符号が等価なデジタル信号を発生するデジタル
信号発生手段により構成される前記伝送側回路に設けた
ジッタ成分除去手段と、このジッタ成分除去手段が出力
するデジタル信号に基づいて定電流を出力する前記伝送
側回路に設けた定電流出力手段およびこの定電流出力手
段からの出力信号がベースに供給されているトランジス
タおよび、前記トランジスタのエミッターコレクタ間に
電流を供給する前記受信側回路に設けた受信側電源手段
により構成される高周波成分除去手段とを備えているこ
とを特徴とするインタフェース回路を提供する。Means for Solving the Problems In order to solve the above problems, the present invention provides an interface circuit for transmitting a transmission digital signal from a transmission side circuit to a reception side circuit through a transmission line and taking out the jitter. And a digital signal generating means that is controlled by the clock and the transmission digital signal to generate a digital signal whose logical code is equivalent to that of the transmission digital signal. From the constant current output means and the constant current output means provided in the transmission side circuit that outputs a constant current based on the digital signal output by the jitter component removal means And a transistor whose output signal is supplied to the base, and an emitter transistor of the transistor. There is provided an interface circuit comprising: a high frequency component removing unit configured by a receiving side power source unit provided in the receiving side circuit for supplying a current between the two collectors.
更に、前記伝送デジタル信号に基いて定電流を出力する
前記伝送側回路に設けた定電流出力手段およびこの定電
流出力手段からの出力信号がベースに供給されているト
ランジスタおよび、前記トランジスタのエミッターコレ
クタ間に電流を供給する前記受信側回路に設けた受信側
電源手段により構成される高周波成分除去手段と、前記
伝送線を介して得られるデジタル信号のジッタが含まれ
ているタイミング外でクロックを発生するクロック発生
手段およびこのクロックと前記デジタル信号とにより制
御されて前記デジタル信号と論理符号が等価なデジタル
信号を発生するデジタル信号発生手段により構成される
前記受信側回路に設けたジッタ成分除去手段とを備えて
いることを特徴とするインタフェース回路を提供する。Further, constant current output means provided in the transmission side circuit for outputting a constant current based on the transmission digital signal, a transistor to which an output signal from the constant current output means is supplied to the base, and an emitter collector of the transistor. Generates a clock outside the timing that includes high-frequency component removing means that is configured by the receiving-side power supply means that is provided in the receiving-side circuit that supplies a current in between, and the jitter of the digital signal that is obtained through the transmission line. And a jitter component removing means provided in the receiving side circuit, which is composed of a clock generating means and a digital signal generating means that is controlled by the clock and the digital signal to generate a digital signal whose logical code is equivalent to that of the digital signal. There is provided an interface circuit comprising:
作 用 ジッタ成分除去はデジタル信号のジッタが含まれている
タイミング外でクロックを発生させ、このクロックによ
り元のデジタル信号と等価なデジタル信号を発生させる
ことにより行ない、高周波成分除去はデジタル信号に基
いてオン・オフされる定電流をトランジスタのベースに
供給し、エミッターコレクタ間には受信側回路に設けた
電源より電流を供給することにより伝送側の高周波成分
の影響を無くしている。Operation Jitter component removal is performed by generating a clock outside the timing that includes the jitter of the digital signal and generating a digital signal equivalent to the original digital signal by this clock.High frequency component removal is based on the digital signal. Then, a constant current that is turned on and off is supplied to the base of the transistor, and a current is supplied between the emitter and collector from a power supply provided in the receiving side circuit to eliminate the influence of the high frequency component on the transmitting side.
実施例 第１図は本発明回路の第１実施例のブロック系統図を示
す。同図において、伝送側回路10及び受信側回路11は結
合部12における伝送線28a,28b及びトランジスタQ1で接
続されており、電源及びGNDは夫々別である。デジタル
信号同期化制御回路13から取出された伝送デジタル信号
ａ（第２図（Ａ））（高周波成分及びジッタ成分を含
む）はＤフリップフロップ14に供給され、ここで、原信
号発生器15の出力原信号からタイミング制御信号発生器
16によって作られた同期クロックｂ（同図（Ｂ））に同
期してジッタ成分を除去された伝送デジタル信号ｃ（同
図（Ｃ））とされる。この場合、同期クロックｂは伝送
デジタル信号ａのジッタ成分が含まれるタイミング以外
の論理符号が安定したタイミングで発生するように設定
されている。First Embodiment FIG. 1 shows a block system diagram of a first embodiment of the circuit of the present invention. In the figure, the transmission side circuit 10 and the reception side circuit 11 are connected by the transmission lines 28a and 28b and the transistor Q 1 in the coupling section 12, and the power supply and the GND are different from each other. The transmission digital signal a (FIG. 2 (A)) (including the high frequency component and the jitter component) taken out from the digital signal synchronization control circuit 13 is supplied to the D flip-flop 14, where the original signal generator 15 Timing control signal generator from output original signal
A transmission digital signal c (FIG. 2C) from which a jitter component has been removed is synchronized with a synchronous clock b (FIG. 2B) created by 16. In this case, the synchronization clock b is set so that the logical code other than the timing including the jitter component of the transmission digital signal a is generated at a stable timing.
なお、伝送デジタル信号ａはタイミング制御信号発生器
16から取出される同期信号に同期して取出される。The transmission digital signal a is a timing control signal generator.
It is taken out in synchronization with the sync signal taken out from 16.
Ｄフリップフロップ14から取出された伝送デジタル信号
ｃは制御用ドライバ17に供給され、制御用ドライバ17は
伝送デジタル信号ｃの論理符号が「１」の時オンとな
り、これにより、結合部12のトランジスタQ1はオフ状態
となるので、受信側回路11の出力端子22a,22b間は
「１」となる。逆に、制御用ドライバ17は伝送デジタル
信号ｃの論理符号が「０」の時オフとなり、これにより
定電圧回路18から定電流制限用抵抗19（Ra）、ダイオー
ド20を介して一定電流が流れ、トランジスタQ1はオンに
なるので、受信側回路11の出力端子22a,22b間は「０」
となる。この場合、定電圧回路18、定電流制限用抵抗19
により、伝送デジタル信号ｃにいかなる高周波成分が含
まれていてもトランジスタQ1のベースには常に一定電流
が流れ、高周波成分を除去し得る。The transmission digital signal c taken out from the D flip-flop 14 is supplied to the control driver 17, and the control driver 17 is turned on when the logical code of the transmission digital signal c is "1". Since Q 1 is turned off, the output terminal 22a, 22b of the receiving side circuit 11 has a value of "1". On the contrary, the control driver 17 is turned off when the logical code of the transmission digital signal c is "0", and thereby a constant current flows from the constant voltage circuit 18 through the constant current limiting resistor 19 (Ra) and the diode 20. , The transistor Q 1 is turned on, so the output terminal 22a, 22b of the receiving side circuit 11 is "0".
Becomes In this case, constant voltage circuit 18, constant current limiting resistor 19
As a result, no matter what high frequency component is included in the transmitted digital signal c, a constant current always flows through the base of the transistor Q 1 , and the high frequency component can be removed.
このように、トランジスタQ1のオン，オフ動作によって
受信側回路11には負荷抵抗21（Rb）伝送線28a,28bを介
して一定電流が流れる。受信側回路11の電源Ｂおよびア
ースは、伝送側回路10の電源Ａおよびアースとは夫々別
途に設けられているので、このトランジスタQ1のコレク
タ・エミッタ間に流れる電流は伝送側回路10の影響を全
く受けない。したがって、Ｄフリップフロップ14から取
出された伝送デジタル信号ｃより不要な高周波成分を除
去したデジタル信号が、出力端子22a,22bより受信デジ
タル信号ｄ（同図（Ｄ））として取出されるので、受信
デジタル信号ｄの論理符号「１」「０」は伝送デジタル
信号ａの論理符号「１」「０」と同一である。このよう
に、伝送デジタル信号ａの波形の高周波成分及びジッタ
成分が微小に変化してもその論理符号「１」「０」が変
化しない限り常に波形一定の受信デジタル信号ｄを取出
し得る。Thus, the on transistor Q 1, the load resistance to the receiver circuit 11 by the off operation 21 (Rb) transmission line 28a, a constant current through the 28b flow. Since the power supply B and the ground of the receiving side circuit 11 are provided separately from the power supply A and the ground of the transmitting side circuit 10, the current flowing between the collector and the emitter of the transistor Q 1 is influenced by the transmitting side circuit 10. Not receive at all. Therefore, the digital signal obtained by removing unnecessary high frequency components from the transmission digital signal c taken out from the D flip-flop 14 is taken out from the output terminals 22a and 22b as the reception digital signal d ((D) in the figure). The logical codes "1" and "0" of the digital signal d are the same as the logical codes "1" and "0" of the transmission digital signal a. As described above, even if the high frequency component and the jitter component of the waveform of the transmission digital signal a change slightly, the reception digital signal d having a constant waveform can always be taken out as long as the logical codes "1" and "0" do not change.
なお、原信号発生器15、タイミング制御信号発生器16等
を用いる代りに、第３図に示す如く、同期信号生成回路
23にて伝送デジタル信号ａから同期クロックｂを生成す
るようにしてもよい。この場合、同期信号生成回路23に
PLLを設けて伝送デジタル信号ａに同期させてその数倍
の周波数を発生させ、これを分周してジッタ成分に追従
しない同期クロックｂを得るようにする。Instead of using the original signal generator 15, the timing control signal generator 16, etc., as shown in FIG.
At 23, the synchronization clock b may be generated from the transmission digital signal a. In this case, the sync signal generation circuit 23
A PLL is provided to generate a frequency several times as high as that of the transmission digital signal a, and the frequency is divided to obtain a synchronization clock b that does not follow the jitter component.
又、原信号発生器15は伝送側回路10以外の部分に設ける
ようにしてもよい。Further, the original signal generator 15 may be provided in a portion other than the transmission side circuit 10.
第４図は本発明回路の第２実施例のブロック系統図を示
し、同図中、第１図と同一構成部分には同一番号を付し
てその説明を省略する。このものは、ジッタ成分除去手
段及び原信号発生器15を受信側回路25に設けた実施例で
あり、受信側回路25から結合部26のトランジスタQ2を介
して同期信号を送って伝送側回路24と受信側回路25とを
同期状態に保持する。FIG. 4 shows a block system diagram of a second embodiment of the circuit of the present invention. In FIG. 4, the same components as those in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. This is an embodiment in which the jitter component removing means and the original signal generator 15 are provided in the receiving side circuit 25, and a transmitting side circuit is sent from the receiving side circuit 25 via the transistor Q 2 of the coupling section 26. The circuit 24 and the receiving circuit 25 are kept in synchronization.
同図において、タイミング制御信号発生器16によって作
られた同期信号は結合部26のトランジスタQ2を介してデ
ジタル信号同期化制御回路13に供給され、これにより、
伝送デジタル信号ａは第５図（Ａ）に示すタイミングを
以て出力される。In the figure, the synchronization signal generated by the timing control signal generator 16 is supplied to the digital signal synchronization control circuit 13 via the transistor Q 2 of the coupling unit 26, whereby
The transmission digital signal a is output at the timing shown in FIG.
ここで、伝送デジタル信号ａ（第５図（Ａ））の論理符
号が「１」の場合の動作について説明する。伝送デジタ
ル信号ａは制御用ドライバ17に供給され、これをオンに
する。これにより、結合部12のトランジスタQ1はオフと
され、受信側回路25のタイミング制御信号発生器16から
取出される同期クロックｂに同期したタイミングのドラ
イバ制御信号によって制御用ドライバ27がオンとなって
も電源Ｂから負荷抵抗21に電流は流れない。従って、Ｄ
フリップフロップ14のＤ入力ｅ（第５図（Ｂ））の論理
符号は「１」となり、同期クロックｂ（同図（Ｃ））に
よってＤフリップフロップ14のＱ出力ｄ（同図（Ｄ））
は論理符号「１」となる。Here, the operation when the logical code of the transmission digital signal a (FIG. 5 (A)) is "1" will be described. The transmission digital signal a is supplied to the control driver 17 to turn it on. As a result, the transistor Q 1 of the coupling unit 12 is turned off, and the control driver 27 is turned on by the driver control signal of the timing synchronized with the synchronous clock b extracted from the timing control signal generator 16 of the receiving side circuit 25. However, no current flows from the power source B to the load resistor 21. Therefore, D
The logical code of the D input e (FIG. 5 (B)) of the flip-flop 14 becomes “1”, and the Q output d of the D flip-flop 14 (FIG. 5 (D)) by the synchronous clock b (FIG. 5 (C)).
Is a logical code "1".
この状態では、伝送側回路24、受信側回路25間に電流は
流れない。In this state, no current flows between the transmission side circuit 24 and the reception side circuit 25.
次に、伝送デジタル信号ａの論理符号が「０」の場合の
動作について説明する。伝送デジタル信号ａは制御用ド
ライバ17に供給され、これをオフにする。これにより、
トランジスタQ1は定電圧回路18、定電流制限用抵抗19を
介して流れる電流によりオンとされる。このとき、前述
のように制御用ドライバ27がオンとなると、このオン期
間のみ電源Ｂから負荷抵抗21に電流が流れる。従って、
Ｄフリップフロップ14のＤ入力ｅ（第５図（Ｂ））の論
理符号は「０」となり、同期クロックｂ（同図（Ｃ））
によってＤフリップフロップ14のＱ出力ｄ（同図
（Ｄ））は論理符号「０」となる。Next, the operation when the logical code of the transmission digital signal a is “0” will be described. The transmission digital signal a is supplied to the control driver 17 to turn it off. This allows
The transistor Q 1 is turned on by the current flowing through the constant voltage circuit 18 and the constant current limiting resistor 19. At this time, when the control driver 27 is turned on as described above, current flows from the power source B to the load resistor 21 only during this on period. Therefore,
The logical code of the D input e (FIG. 5 (B)) of the D flip-flop 14 becomes “0”, and the synchronous clock b (FIG. 5 (C)).
As a result, the Q output d of the D flip-flop 14 ((D) in the figure) becomes the logical code "0".
この状態では、受信側回路25の電源Ｂから負荷抵抗21、
トランジスタQ1のコレクタ・エミッタ、制御用ドライバ
27を介して電流が流れるが、トランジスタQ1に流れる電
流は、定電圧回路18及び定電流制限用抵抗19によって一
定であるため、受信側回路25の電源Ｂから流れる電流は
一定である。従って、伝送デジタル信号ａの波形に高周
波成分があってもその論理符号「１」「０」が変化しな
い限り常に波形一定の受信デジタル信号ｄを取出し得
る。In this state, from the power source B of the receiving side circuit 25 to the load resistor 21,
Transistor Q 1 collector / emitter, control driver
Although a current flows through 27, the current flowing through the transistor Q 1 is constant due to the constant voltage circuit 18 and the constant current limiting resistor 19, so the current flowing from the power source B of the receiving side circuit 25 is constant. Therefore, even if there is a high frequency component in the waveform of the transmission digital signal a, the reception digital signal d having a constant waveform can be always taken out as long as the logical codes "1" and "0" do not change.
なお、伝送側回路24と受信側回路25との結合にはトラン
ジスタの他、FET等これと同等の動作をするものなら何
でもよい。Note that the transmission side circuit 24 and the reception side circuit 25 may be coupled to any other device such as a FET or the like as long as it operates in the same manner as a transistor, instead of a transistor.
発明の効果 本発明回路によれば、伝送デジタル信号にジッタ成分や
不要高周波成分が重畳されていても伝送デジタル信号の
論理符号に応じた常に波形一定の受信デジタル信号を得
ることができる等の特長を有する。Advantageous Effects of Invention According to the circuit of the present invention, it is possible to obtain a reception digital signal having a constant waveform according to the logical code of the transmission digital signal even if a jitter component or an unnecessary high frequency component is superimposed on the transmission digital signal. Have.
第１図及び第２図は夫々本発明回路の第１実施例のブロ
ック系統図及び信号波形図、第３図は本発明回路の第１
実施例の実施例の要部のブロック系統図、第４図及び第
５図は夫々本発明回路の第２実施例のブロック系統図及
び信号波形図、第６図及び第７図は従来回路の各例のブ
ロック系統図である。 10,24……伝送側回路、11,25……受信側回路、12,26…
…結合部、13……デジタル信号同期化制御回路、14……
Ｄフリップフロップ、15……原信号発生器、16……タイ
ミング制御信号発生器、17,27……制御用ドライバ、18
……定電圧回路、19……定電流制限用抵抗、20……ダイ
オード、21……負荷抵抗、22,22a,22b……出力端子、23
……同期信号生成回路、28a,28b……伝送線。1 and 2 are a block system diagram and a signal waveform diagram of the first embodiment of the circuit of the present invention, and FIG. 3 is a first diagram of the circuit of the present invention.
FIG. 4 is a block system diagram of an essential part of an embodiment of the present invention, FIGS. 4 and 5 are block system diagrams and signal waveform diagrams of a second embodiment of the circuit of the present invention, and FIGS. It is a block system diagram of each example. 10,24 …… Transmission side circuit, 11,25 …… Reception side circuit, 12,26…
… Coupling unit, 13 …… Digital signal synchronization control circuit, 14 ……
D flip-flop, 15 ... original signal generator, 16 ... timing control signal generator, 17, 27 ... control driver, 18
...... Constant voltage circuit, 19 …… Constant current limiting resistor, 20 …… Diode, 21 …… Load resistance, 22,22a, 22b …… Output terminal, 23
...... Synchronization signal generation circuit, 28a, 28b …… Transmission line.
Claims (2)
を介して受信側回路に伝送して取出すインタフェース回
路において、 前記伝送デジタル信号のジッタが含まれているタイミン
グ外でクロックを発生するクロック発生手段および、こ
のクロックと前記伝送デジタル信号とにより制御されて
前記伝送デジタル信号と論理符号が等価なデジタル信号
を発生するデジタル信号発生手段により構成される前記
伝送側回路に設けたジッタ成分除去手段と、 このジッタ成分除去手段が出力するデジタル信号に基づ
いて定電流を出力する前記伝送側回路に設けた定電流出
力手段および、この定電流出力手段からの出力信号がベ
ースに供給されているトランジスタおよび、前記トラン
ジスタのエミッターコレクタ間に電流を供給する前記受
信側回路に設けた受信側電源手段により構成される高周
波成分除去手段とを備えていることを特徴とするインタ
フェース回路。1. An interface circuit for transmitting and transmitting a transmission digital signal from a transmission side circuit to a reception side circuit via a transmission line, and generating a clock outside a timing including the jitter of the transmission digital signal. Means and a jitter component removing means provided in the transmission side circuit, which is constituted by digital signal generating means controlled by the clock and the transmission digital signal to generate a digital signal whose logical code is equivalent to that of the transmission digital signal. A constant current output means provided in the transmission side circuit for outputting a constant current based on a digital signal output by the jitter component removing means, and a transistor to which an output signal from the constant current output means is supplied to a base; , Installed in the receiving circuit that supplies current between the emitter and collector of the transistor Interface circuit, characterized in that and a configured frequency component removing means by the receiving-side power supply unit has.
を介して受信側回路に伝送して取出すインタフェース回
路において、 前記伝送デジタル信号に基いて定電流を出力する前記伝
送側回路に設けた定電流出力手段および、この定電流出
力手段からの出力信号がベースに供給されているトラン
ジスタおよび、前記トランジスタのエミッターコレクタ
間に電流を供給する前記受信側回路に設けた受信側電源
手段により構成される高周波成分除去手段と、 前記伝送線を介して得られるデジタル信号のジッタが含
まれているタイミング外でクロックを発生するクロック
発生手段および、このクロックと前記デジタル信号とに
より制御されて前記デジタル信号と論理符号が等価なデ
ジタル信号を発生するデジタル信号発生手段により構成
される前記受信側回路に設けたジッタ成分除去手段とを
備えていることを特徴とするインタフェース回路。2. An interface circuit for transmitting and transmitting a transmission digital signal from a transmission side circuit to a reception side circuit through a transmission line, and a constant circuit provided in the transmission side circuit for outputting a constant current based on the transmission digital signal. Current output means, a transistor whose output signal from the constant current output means is supplied to the base, and reception side power supply means provided in the reception side circuit for supplying a current between the emitter and collector of the transistor. High-frequency component removing means, clock generating means for generating a clock outside the timing including the jitter of the digital signal obtained via the transmission line, and the digital signal controlled by the clock and the digital signal. The digital signal generating means for generating a digital signal having an equivalent logical code is used. Interface circuit, characterized in that it comprises a jitter component removing means provided on the signal side circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175511A JPH0669184B2 (en) | 1986-07-28 | 1986-07-28 | Interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175511A JPH0669184B2 (en) | 1986-07-28 | 1986-07-28 | Interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6333040A JPS6333040A (en) | 1988-02-12 |
| JPH0669184B2 true JPH0669184B2 (en) | 1994-08-31 |
Family
ID=15997327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61175511A Expired - Lifetime JPH0669184B2 (en) | 1986-07-28 | 1986-07-28 | Interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669184B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5307907A (en) * | 1991-06-11 | 1994-05-03 | Atsugi Unisia Corporation | Hydraulic damper |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580943A (en) * | 1978-12-15 | 1980-06-18 | Matsushita Electric Works Ltd | Repeater for private line multiple transmission device |
-
1986
- 1986-07-28 JP JP61175511A patent/JPH0669184B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6333040A (en) | 1988-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4761567A (en) | Clock scheme for VLSI systems | |
| US5515443A (en) | Interface for serial data trasmission between a hearing aid and a control device | |
| EP0326940A2 (en) | A phase locked loop having a fast lock current reduction and clamping circuit | |
| EP1791262A3 (en) | Semiconductor integrated circuit operable as a phase-locked loop | |
| US3986053A (en) | Regenerator for pulse code modulation systems | |
| JPS6029267B2 (en) | Digital signal distribution equipment | |
| JPH0669184B2 (en) | Interface circuit | |
| JPH0532940B2 (en) | ||
| US3248664A (en) | System for synchronizing a local clock generator with binary data signals | |
| GB2052923A (en) | Direct current telegraphy systems | |
| JP3017993B1 (en) | Electronic tuner | |
| KR0177237B1 (en) | Clock generator for audio system in lock mode for digital video cassette recorder | |
| JPH0659091B2 (en) | Sync signal generator | |
| JP2530229B2 (en) | Video signal clamp circuit | |
| US5999221A (en) | Horizontal synchronization pulse generation circuit | |
| US3564427A (en) | Synchronizing method for high frequency signal | |
| US6871051B1 (en) | Serial data transmission system using minimal interface | |
| JPH06291753A (en) | Data transmitter | |
| US20040061529A1 (en) | Status scheme signal processing circuit | |
| KR930005604B1 (en) | Horizontal Synchronization Signal Matching Circuit | |
| JP3349017B2 (en) | Data transmission equipment | |
| JPH05110553A (en) | Pulse signal transmission system | |
| JP2929837B2 (en) | Signal synchronization circuit | |
| JP2833904B2 (en) | Path monitoring method | |
| JPS61101117A (en) | Sampling clock generation circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |