JPH0671070B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0671070B2 JPH0671070B2 JP59142335A JP14233584A JPH0671070B2 JP H0671070 B2 JPH0671070 B2 JP H0671070B2 JP 59142335 A JP59142335 A JP 59142335A JP 14233584 A JP14233584 A JP 14233584A JP H0671070 B2 JPH0671070 B2 JP H0671070B2
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- film
- peripheral circuit
- memory cell
- memory device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体記憶装置に関し、特にフローティングゲ
ートを有する構造のメモリセルと高速型の周辺回路とを
備える半導体記憶装置およびその製造方法に関するもの
である。
ートを有する構造のメモリセルと高速型の周辺回路とを
備える半導体記憶装置およびその製造方法に関するもの
である。
半導体記憶装置の高速化の面ではワード線材料つまりMO
SFETを構成するゲート電極材料をこれまでの多結晶シリ
コンからなる金属（メタル）或いは金属硅化物（メタル
シリサイド）に変える試みがなされている。
SFETを構成するゲート電極材料をこれまでの多結晶シリ
コンからなる金属（メタル）或いは金属硅化物（メタル
シリサイド）に変える試みがなされている。
メモリセルにフローティングゲートとコントロールゲー
トの二重ゲート構造の所謂EPROM素子を有する半導体記
憶装置では、前記コントロールゲートをメタルやメタル
シリサイドで構成することが考えられる。
トの二重ゲート構造の所謂EPROM素子を有する半導体記
憶装置では、前記コントロールゲートをメタルやメタル
シリサイドで構成することが考えられる。
本発明者はEPROMをさらに高速化するために、同一層の
メタル又はメタルシリサイドでコントロールゲートおよ
び周辺回路のMOSFETのゲート電極を形成するための、以
下の２つの製造方法を考えた。
メタル又はメタルシリサイドでコントロールゲートおよ
び周辺回路のMOSFETのゲート電極を形成するための、以
下の２つの製造方法を考えた。
しかしながら、このような構造の半導体記憶装置を実際
に製造するに際しては、以下のような特性上，工程上，
微細加工上の種々の問題が生じた。
に製造するに際しては、以下のような特性上，工程上，
微細加工上の種々の問題が生じた。
即ち、第１の製造工程の案は、第４図（Ａ）に示す方法
である。シリコン基板１のメモリセル部Ｍ上にSiO2膜
２、ポリシリコン膜（フローティングゲート膜）３、ゲ
ート間SiO2膜4a、ポリシリコン膜およびMoSi2膜（モリ
ブシリサイド：コントロールゲート膜）5aを積層形成す
る。一方、周辺回路部Ｓ上にはSiO2膜4bとポリシリコン
膜およびMOSi2膜5bを形成する。これを同図（Ｂ）のよ
うにフォトレジスト６をマスクとして前述の膜を同時に
パターンエッチングする。ところが、この方法ではコン
トロールゲートとなるポリシリコン膜およびMoSi2膜5a,
5bとゲート間SiO2膜4aおよびSiO2膜4bをエッチングした
時点で、周辺回路部Ｓのシリコン基板１主面が露呈され
てしまう。このため、以後のポリシリコン膜３等のエッ
チング時にシリコン基板１主面がダメージを受け、MOS
トランジスタの特性劣化を生じる。
である。シリコン基板１のメモリセル部Ｍ上にSiO2膜
２、ポリシリコン膜（フローティングゲート膜）３、ゲ
ート間SiO2膜4a、ポリシリコン膜およびMoSi2膜（モリ
ブシリサイド：コントロールゲート膜）5aを積層形成す
る。一方、周辺回路部Ｓ上にはSiO2膜4bとポリシリコン
膜およびMOSi2膜5bを形成する。これを同図（Ｂ）のよ
うにフォトレジスト６をマスクとして前述の膜を同時に
パターンエッチングする。ところが、この方法ではコン
トロールゲートとなるポリシリコン膜およびMoSi2膜5a,
5bとゲート間SiO2膜4aおよびSiO2膜4bをエッチングした
時点で、周辺回路部Ｓのシリコン基板１主面が露呈され
てしまう。このため、以後のポリシリコン膜３等のエッ
チング時にシリコン基板１主面がダメージを受け、MOS
トランジスタの特性劣化を生じる。
第２の製造工程の案は第５図（Ａ），（Ｂ）に示す方法
である。メモリセル部Ｍと周辺回路Ｓに夫々順序的にフ
ォトレジストのマスク7,8を形成して各部のゲートのパ
ターンエッチングを個々に行なう。しかし、この方法で
は高精度なフォトレジストのパターニングおよびこれを
利用したMoSi2膜のエッチングを夫々２回行なわなけれ
ばならない。このため、工程が煩雑なものになる。ま
た、２回の微細なフォトリソグラフィの夫々の位置合せ
誤差が重畳され易く、素子パターンの微細化、換言すれ
ば高集積化が阻害される。
である。メモリセル部Ｍと周辺回路Ｓに夫々順序的にフ
ォトレジストのマスク7,8を形成して各部のゲートのパ
ターンエッチングを個々に行なう。しかし、この方法で
は高精度なフォトレジストのパターニングおよびこれを
利用したMoSi2膜のエッチングを夫々２回行なわなけれ
ばならない。このため、工程が煩雑なものになる。ま
た、２回の微細なフォトリソグラフィの夫々の位置合せ
誤差が重畳され易く、素子パターンの微細化、換言すれ
ば高集積化が阻害される。
したがって、メモリセル、周辺回路の各ゲートにメタル
やメタルシリサイドを適用した上で高集積化や特性の向
上を達成したものは未だに得られていない。
やメタルシリサイドを適用した上で高集積化や特性の向
上を達成したものは未だに得られていない。
なお、ポリシリコン膜のみで、メモリセルのコントロー
ルゲートおよび周辺回路のMOSFETのゲート電極を形成し
たものとしては、たとえば、1984年IEEE International
Solid-State Circuits ConferenceのDigest of Techni
cal PapersのP139に示されているEPROMがある。
ルゲートおよび周辺回路のMOSFETのゲート電極を形成し
たものとしては、たとえば、1984年IEEE International
Solid-State Circuits ConferenceのDigest of Techni
cal PapersのP139に示されているEPROMがある。
本発明の目的はメモリセルのコントロールゲート、周辺
回路のゲートにメタルやシリサイドのゲート構造を採用
して高速化を図ると共に、特性の向上および高集積化を
実現することのできる半導体記憶装置を提供することに
ある。
回路のゲートにメタルやシリサイドのゲート構造を採用
して高速化を図ると共に、特性の向上および高集積化を
実現することのできる半導体記憶装置を提供することに
ある。
また、本発明の他の目的は、ゲート形成のためのフォト
リソグラフィ工程を低減してメタルやシリサイドのゲー
ト構造のメモリセル、周辺回路を形成でき、合わせて高
集積化を容易に達成することのできる半導体記憶装置の
製造方法を提供することにある。
リソグラフィ工程を低減してメタルやシリサイドのゲー
ト構造のメモリセル、周辺回路を形成でき、合わせて高
集積化を容易に達成することのできる半導体記憶装置の
製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、二層ゲート構造のメモリセルの上層ゲート
（コントロールゲート）と、周辺回路のMISFETのゲート
とを夫々メタルやメタルシリサイドにて形成し、かつこ
れら各ゲートのメタルやメタルシリサイドは同時に膜形
成しかつ同時にパターンエッチングした同一層にて構成
することにより、記憶装置全体の高速化を達成し、基板
へのエッチング時のダメージの防止や特性の安定化を図
ることができる。
（コントロールゲート）と、周辺回路のMISFETのゲート
とを夫々メタルやメタルシリサイドにて形成し、かつこ
れら各ゲートのメタルやメタルシリサイドは同時に膜形
成しかつ同時にパターンエッチングした同一層にて構成
することにより、記憶装置全体の高速化を達成し、基板
へのエッチング時のダメージの防止や特性の安定化を図
ることができる。
また、メモリセルの上層ゲートと周辺回路MISFETのゲー
ト形成に際し、両ゲートのメタル又はメタルシリサイド
層を同時にパターンエッチング形成し、その後周辺回路
部をマスキングした上で、先に形成したメタル又はメタ
ルシリサイド層をマスクとしてメモリセルの下層ゲート
であるポリシリコン層を自己整合によりパターンエッチ
ングすることにより、ゲート形成のフォトリソグラフィ
工程を一回に低減でき、これにより微細加工を可能にし
て高集積化を図り、かつ高速化、特性の安定した半導体
記憶装置を製造することができる。
ト形成に際し、両ゲートのメタル又はメタルシリサイド
層を同時にパターンエッチング形成し、その後周辺回路
部をマスキングした上で、先に形成したメタル又はメタ
ルシリサイド層をマスクとしてメモリセルの下層ゲート
であるポリシリコン層を自己整合によりパターンエッチ
ングすることにより、ゲート形成のフォトリソグラフィ
工程を一回に低減でき、これにより微細加工を可能にし
て高集積化を図り、かつ高速化、特性の安定した半導体
記憶装置を製造することができる。
第１図および第２図（Ａ），（Ｂ）は本発明の半導体記
憶装置の模式的平面図とその断面図であり、特に第２図
（Ｂ）には第１図では省略した周辺回路部Ｓの構造をメ
モリセル部Ｍの構造と並べて示している。図において11
は例えばＰ型のシリコン基板であり、その主面にフィー
ルド酸化膜（SiO2）12を形成して活性領域を規定してい
る。メモリセルMaは、フローティングゲート13とコント
ロールゲート14とを二層に形成した所謂EPROMとして構
成しており、半導体基板11とフローティングゲート13と
の間および両ゲート13,14間には夫々ゲート酸化膜（SiO
2）15、ゲート間酸化膜（SiO2）16を形成し、フローテ
ィングゲート13およびコントロールゲート14は酸化膜17
により取囲まれている。更にその上側には層間膜として
のPSG膜18を全面に形成している。下層ゲートとしての
前記フローティングゲート13はポリシリコンにて形成し
ており、上層ゲートとしてのコントロールゲート14は、
本例では下側のポリシリコン層19と上側のモリブデンシ
リサイド（MoSi2）20との所謂ポリサイド構造となって
いる。そして半導体基板11の主面にはN+型半導体領域か
らなるソース・ドレイン領域21を形成し、コンタクトホ
ール22においてPSG膜上に延設したAl配線23に接続させ
ている。
憶装置の模式的平面図とその断面図であり、特に第２図
（Ｂ）には第１図では省略した周辺回路部Ｓの構造をメ
モリセル部Ｍの構造と並べて示している。図において11
は例えばＰ型のシリコン基板であり、その主面にフィー
ルド酸化膜（SiO2）12を形成して活性領域を規定してい
る。メモリセルMaは、フローティングゲート13とコント
ロールゲート14とを二層に形成した所謂EPROMとして構
成しており、半導体基板11とフローティングゲート13と
の間および両ゲート13,14間には夫々ゲート酸化膜（SiO
2）15、ゲート間酸化膜（SiO2）16を形成し、フローテ
ィングゲート13およびコントロールゲート14は酸化膜17
により取囲まれている。更にその上側には層間膜として
のPSG膜18を全面に形成している。下層ゲートとしての
前記フローティングゲート13はポリシリコンにて形成し
ており、上層ゲートとしてのコントロールゲート14は、
本例では下側のポリシリコン層19と上側のモリブデンシ
リサイド（MoSi2）20との所謂ポリサイド構造となって
いる。そして半導体基板11の主面にはN+型半導体領域か
らなるソース・ドレイン領域21を形成し、コンタクトホ
ール22においてPSG膜上に延設したAl配線23に接続させ
ている。
一方、周辺回路部ＳのMOSトランジスタSaは、ゲート酸
化膜24上にゲート25を形成し、かつ基板11の主面にN+型
半導体領域のソース・ドレイン領域26を形成したもの
で、PSG膜18の層間絶縁膜上に延設したAl配線27に接続
を図っている。そして、前記ゲート25は前記メモリセル
Maのコントロールゲート14と同一のポリシリコン層28と
MoSi2層29とからなるポリサイド構造に構成している。
化膜24上にゲート25を形成し、かつ基板11の主面にN+型
半導体領域のソース・ドレイン領域26を形成したもの
で、PSG膜18の層間絶縁膜上に延設したAl配線27に接続
を図っている。そして、前記ゲート25は前記メモリセル
Maのコントロールゲート14と同一のポリシリコン層28と
MoSi2層29とからなるポリサイド構造に構成している。
次に以上の構成の半導体記憶装置の製造方法を第３図
（Ａ）〜（Ｇ）により説明する。
（Ａ）〜（Ｇ）により説明する。
先ず同図（Ａ）のように、Ｐ型シリコン基板11の主面上
にフィールド酸化膜12を形成して活性領域を規定すると
共に、主面上にはゲート酸化膜15を形成し更にその上に
CVD法により第１ポリシリコン膜13aを形成する。そし
て、同図（Ｂ）のようにフォトレジスト膜30をメモリセ
ル部Ｍ上にパターニング形成し、これをマスクとして前
記第１ポリシリコン膜13aをエッチングすることによ
り、メモリセル部Ｍに第１ポリシリコン膜13aが残され
る。その後、フォトレジスト膜30を除去し、全面エッチ
ングにより第１ポリSi膜がエッチングされた領域と同一
範囲の領域のゲート酸化膜を除去する。
にフィールド酸化膜12を形成して活性領域を規定すると
共に、主面上にはゲート酸化膜15を形成し更にその上に
CVD法により第１ポリシリコン膜13aを形成する。そし
て、同図（Ｂ）のようにフォトレジスト膜30をメモリセ
ル部Ｍ上にパターニング形成し、これをマスクとして前
記第１ポリシリコン膜13aをエッチングすることによ
り、メモリセル部Ｍに第１ポリシリコン膜13aが残され
る。その後、フォトレジスト膜30を除去し、全面エッチ
ングにより第１ポリSi膜がエッチングされた領域と同一
範囲の領域のゲート酸化膜を除去する。
次いで、同図（Ｃ）のように基板11ないし第１ポリシリ
コン膜13a上に酸化膜（SiO2）31を形成し、これをメモ
リセル部Ｍではゲート間酸化膜16、周辺回路部Ｓではゲ
ート酸化膜23として構成する。そして、その上に第２ポ
リシリコン膜32を形成する。
コン膜13a上に酸化膜（SiO2）31を形成し、これをメモ
リセル部Ｍではゲート間酸化膜16、周辺回路部Ｓではゲ
ート酸化膜23として構成する。そして、その上に第２ポ
リシリコン膜32を形成する。
この後、同図（Ｄ）のようにMoとSiとの混合膜33を形成
し、Mo・Si膜33と第２ポリシリコン膜32の２層構造が得
られる。
し、Mo・Si膜33と第２ポリシリコン膜32の２層構造が得
られる。
しかる上で、同図（Ｅ）のように高分子樹脂材を用いた
フォトレジスト膜36をゲート形状にパターニングし、こ
れをマスクとして前記Mo・Si膜33、第２ポリシリコン膜
32をパターンエッチングする。これにより、メモリセル
部Ｍのコントロールゲート14と周辺回路部Ｓのゲート25
とを同時に形成できる。この場合、Mo・Si膜33、第２ポ
リシリコン膜32のエッチングには夫々CF4＋O2,CCl4等の
ガスを使用したドライエッチング法を利用する。第２ポ
リシリコン膜のエッチングガスにCCl4を使用することに
よりエッチングの進行に伴ってフォトレジスト膜36から
飛散されるポリマがエッチングされる各膜のエッチング
側面に順次付着してゆくので、各膜のサイドエッチング
は防止され、高精度かつ微細なパターニングが完成され
る。フォトレジスト膜36はその後除去する。
フォトレジスト膜36をゲート形状にパターニングし、こ
れをマスクとして前記Mo・Si膜33、第２ポリシリコン膜
32をパターンエッチングする。これにより、メモリセル
部Ｍのコントロールゲート14と周辺回路部Ｓのゲート25
とを同時に形成できる。この場合、Mo・Si膜33、第２ポ
リシリコン膜32のエッチングには夫々CF4＋O2,CCl4等の
ガスを使用したドライエッチング法を利用する。第２ポ
リシリコン膜のエッチングガスにCCl4を使用することに
よりエッチングの進行に伴ってフォトレジスト膜36から
飛散されるポリマがエッチングされる各膜のエッチング
側面に順次付着してゆくので、各膜のサイドエッチング
は防止され、高精度かつ微細なパターニングが完成され
る。フォトレジスト膜36はその後除去する。
次に、今度は同図（Ｆ）のように別のフォトレジスト膜
37を、フォトレジスト膜36と同様に高分子樹脂材を用い
て新たに形成し、メモリセル部Ｍを開口して周辺回路部
Ｓをマスクする。そして、メモリセル部Ｍでは前工程で
パターニングされたコントロールゲート14をマスクとし
て自己整合法によって前記酸化膜16と第１ポリシリコン
膜13aをエッチングし、フローティングゲート13を形成
する。酸化膜16と第１ポリシリコン膜13aのエッチング
は夫々CHF3,CCl4等のガスを利用する。第１ポリシリコ
ン膜13aのエッチングの際にもエッチングに伴ってフォ
トレジスト膜37から飛散されるポリマが前記各膜16,19,
20やこの第１ポリシリコン膜13a、酸化膜15のエッチン
グ側面に付着されるため、これらのサイドエッチングは
防止され所要のパターン寸法に形成できる。なお第１ポ
リシリコン膜13aのエッチングガスは、Mo・Si膜20をエ
ッチングしにくいガス、例えばHClガスでも良い。この
結果、同図（Ｇ）のようにメモリセル部Ｍではフローテ
ィングゲート13とコントロールゲート14からなる二層ゲ
ート構造が得られ、周辺回路部Ｓではゲート24が得られ
る。
37を、フォトレジスト膜36と同様に高分子樹脂材を用い
て新たに形成し、メモリセル部Ｍを開口して周辺回路部
Ｓをマスクする。そして、メモリセル部Ｍでは前工程で
パターニングされたコントロールゲート14をマスクとし
て自己整合法によって前記酸化膜16と第１ポリシリコン
膜13aをエッチングし、フローティングゲート13を形成
する。酸化膜16と第１ポリシリコン膜13aのエッチング
は夫々CHF3,CCl4等のガスを利用する。第１ポリシリコ
ン膜13aのエッチングの際にもエッチングに伴ってフォ
トレジスト膜37から飛散されるポリマが前記各膜16,19,
20やこの第１ポリシリコン膜13a、酸化膜15のエッチン
グ側面に付着されるため、これらのサイドエッチングは
防止され所要のパターン寸法に形成できる。なお第１ポ
リシリコン膜13aのエッチングガスは、Mo・Si膜20をエ
ッチングしにくいガス、例えばHClガスでも良い。この
結果、同図（Ｇ）のようにメモリセル部Ｍではフローテ
ィングゲート13とコントロールゲート14からなる二層ゲ
ート構造が得られ、周辺回路部Ｓではゲート24が得られ
る。
次にこれを熱処理することにより、MoSi2膜を形成して
低抵抗化した後、全体を軽く酸化雰囲気中で熱処理する
ことにより、フローティングゲート13およびコントロー
ルゲート14を熱酸化膜17で覆う。以下、イオン打込法に
よってソース・ドレイン領域21,26を形成し、更に常法
の層間膜形成、コンタクトホール形成、Al配線膜の形成
およびパターニングを行なうことにより、第１図および
第２図に示した半導体記憶装置を得ることができる。
低抵抗化した後、全体を軽く酸化雰囲気中で熱処理する
ことにより、フローティングゲート13およびコントロー
ルゲート14を熱酸化膜17で覆う。以下、イオン打込法に
よってソース・ドレイン領域21,26を形成し、更に常法
の層間膜形成、コンタクトホール形成、Al配線膜の形成
およびパターニングを行なうことにより、第１図および
第２図に示した半導体記憶装置を得ることができる。
この製造方法によれば、メモリセル部Ｍのコントロール
ゲート14と周辺回路部Ｓのゲート25とを同時にパターン
形成している。つまり、所謂ゲート形成に係るフォトリ
ソグラフィ工程を１回行なうだけでよくしたがってフォ
トマスクも１枚でよい。したがってコントロールゲート
14とゲート25を個別に形成する際のマスク位置合せ誤差
等が生ずることはなく、高精度のゲートパターン形成を
行なうことができる。また、フォトリソグラフィ工程に
よるエッチングが１回で済むために工程の簡易化を図る
こともできる。
ゲート14と周辺回路部Ｓのゲート25とを同時にパターン
形成している。つまり、所謂ゲート形成に係るフォトリ
ソグラフィ工程を１回行なうだけでよくしたがってフォ
トマスクも１枚でよい。したがってコントロールゲート
14とゲート25を個別に形成する際のマスク位置合せ誤差
等が生ずることはなく、高精度のゲートパターン形成を
行なうことができる。また、フォトリソグラフィ工程に
よるエッチングが１回で済むために工程の簡易化を図る
こともできる。
一方、メモリセル部Ｍのフローティングゲート13のパタ
ーン形成に際しては、周辺回路部Ｓをマスクした上で自
己整合法によってエッチングを行なっているために、高
精度にフローティングゲート13を形成できる。また、こ
のときフローティングゲート13の第１ポリシリコン膜13
aの段部における残りを防止するために十分なエッチン
グを行なっても、周辺回路部Ｓはマスクされているため
にゲート25がオーバエッチング状態になることはなく、
かつコントロールゲート14およびフローティングゲート
13もポリマの作用によってオーバエッチングされること
はない。これにより、所要のゲート長を正確に得ること
ができ、高集積化を助長する。勿論、周辺回路部Ｓやメ
モリセル部Ｍにおいてシリコン基板11の主面にダメージ
を受けることもなく特性の安定化が期待できる。
ーン形成に際しては、周辺回路部Ｓをマスクした上で自
己整合法によってエッチングを行なっているために、高
精度にフローティングゲート13を形成できる。また、こ
のときフローティングゲート13の第１ポリシリコン膜13
aの段部における残りを防止するために十分なエッチン
グを行なっても、周辺回路部Ｓはマスクされているため
にゲート25がオーバエッチング状態になることはなく、
かつコントロールゲート14およびフローティングゲート
13もポリマの作用によってオーバエッチングされること
はない。これにより、所要のゲート長を正確に得ること
ができ、高集積化を助長する。勿論、周辺回路部Ｓやメ
モリセル部Ｍにおいてシリコン基板11の主面にダメージ
を受けることもなく特性の安定化が期待できる。
したがって、このように製造された半導体記憶装置は、
メモリセル部Ｍのコントロールゲート14と周辺回路Ｓの
ゲート24とをポリサイド（金属シリサイド）で構成して
いるので動作の高速化が得られると共にパターンの高精
度微細化によって高集積化が図られ、かつ特性も安定か
つ高信頼性のものを得ることができる。
メモリセル部Ｍのコントロールゲート14と周辺回路Ｓの
ゲート24とをポリサイド（金属シリサイド）で構成して
いるので動作の高速化が得られると共にパターンの高精
度微細化によって高集積化が図られ、かつ特性も安定か
つ高信頼性のものを得ることができる。
（１）二層ゲート構造のメモリセルの上層ゲートと、周
辺回路のゲートとを金属シリサイドにて形成しているの
で動作の高速化を達成できる。
辺回路のゲートとを金属シリサイドにて形成しているの
で動作の高速化を達成できる。
（２）前記上層ゲートと周辺回路とを同時に膜形成しか
つパターンエッチングしているので、パターン形成誤差
は殆んどなく、高精度かつ微細に形成でき、高集積化が
実現される。
つパターンエッチングしているので、パターン形成誤差
は殆んどなく、高精度かつ微細に形成でき、高集積化が
実現される。
（３）上層ゲートと周辺回路ゲートとをパターンエッチ
ングした後に周辺回路をマスクして下層ゲートのパター
ンエッチングを行なっているので、周辺回路部における
基板へのダメージを防止でき、安定かつ信頼性の高い電
気的特性を得ることができる。
ングした後に周辺回路をマスクして下層ゲートのパター
ンエッチングを行なっているので、周辺回路部における
基板へのダメージを防止でき、安定かつ信頼性の高い電
気的特性を得ることができる。
（４）下層ゲートのパターンエッチングは上層ゲートを
利用した自己整合法によって行なっているので、フォト
リソグラフィ工程数を低減して製造工程の簡易化を図る
ことができる。
利用した自己整合法によって行なっているので、フォト
リソグラフィ工程数を低減して製造工程の簡易化を図る
ことができる。
（５）前記自己整合法により下層ゲートを形成している
ので、下層ゲートと上層ゲートとの寸法差が殆んどな
く、特性上有利である。
ので、下層ゲートと上層ゲートとの寸法差が殆んどな
く、特性上有利である。
（６）フォトレジスト等をマスクに利用しているので、
エッチング時に生じるポリマがゲート側面に付着してゲ
ートのオーバエッチングを防止できる。
エッチング時に生じるポリマがゲート側面に付着してゲ
ートのオーバエッチングを防止できる。
（７）下層ゲートのエッチングを十分に行なってもマス
クされた周辺回路のゲートがエッチングされることはな
いので、下層ゲート材料の段部残りを確実に防止するこ
とができる。
クされた周辺回路のゲートがエッチングされることはな
いので、下層ゲート材料の段部残りを確実に防止するこ
とができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、メモリセル
部の上層ゲートと周辺回路のゲートは前述のポリサイド
構造に代えて金属シリサイド層のみの構造、或いは金属
層のみの構造としてもよい。また材料もMoの外にTi,W,T
aやその他の高融点金属を使用することもできる。ま
た、二層ゲート構造のエッチングマスクとして、上層ゲ
ート上に酸化膜あるいは他の膜を用いることもできる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、メモリセル
部の上層ゲートと周辺回路のゲートは前述のポリサイド
構造に代えて金属シリサイド層のみの構造、或いは金属
層のみの構造としてもよい。また材料もMoの外にTi,W,T
aやその他の高融点金属を使用することもできる。ま
た、二層ゲート構造のエッチングマスクとして、上層ゲ
ート上に酸化膜あるいは他の膜を用いることもできる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるEPROMをメモリセル
とする半導体記憶装置に適用した場合について説明した
が、それに限定されるものではなく電気的な消去を行な
うフローティングゲートを有するEEPROMはもとより二層
のゲート構造のMISFETを有する半導体装置に同様に適用
できる。
をその背景となった利用分野であるEPROMをメモリセル
とする半導体記憶装置に適用した場合について説明した
が、それに限定されるものではなく電気的な消去を行な
うフローティングゲートを有するEEPROMはもとより二層
のゲート構造のMISFETを有する半導体装置に同様に適用
できる。
第１図は本発明の半導体記憶装置の一実施例の特にメモ
リセル部を模式的に示す平面図、 第２図（Ａ），（Ｂ）は第１図のＡ−A,B−Ｂに沿う断
面図で、（Ｂ）図には周辺回路部を付加した図、 第３図（Ａ）〜（Ｇ）は製造方法の工程図で第２図
（Ｂ）に対応する部分の断面図、 第４図（Ａ），（Ｂ）は本発明者が検討した一の方法を
示す工程断面図、 第５図（Ａ），（Ｂ）は本発明者が検討した他の方法を
示す工程断面図である。 11……シリコン基板、12……フィールド酸化膜、13a…
…第１ポリシリコン膜、13……フローティングゲート、
14……コントロールゲート、15……ゲート酸化膜、16…
…ゲート間酸化膜、18……ポリシリコン膜、19……MoSi
2膜、20……ソース・ドレイン領域、22……Al配線、23
……ゲート酸化膜、24……ゲート、27……ポリシリコン
膜、28……MoSi2膜、31……酸化膜、32……第２ポリシ
リコン膜、33……Mo膜、34……MoSi2膜、36,37……フォ
トレジスト膜、Ｍ……メモリセル部、Ma……メモリセ
ル、Ｓ……周辺回路部、Sa……MOSトランジスタ。
リセル部を模式的に示す平面図、 第２図（Ａ），（Ｂ）は第１図のＡ−A,B−Ｂに沿う断
面図で、（Ｂ）図には周辺回路部を付加した図、 第３図（Ａ）〜（Ｇ）は製造方法の工程図で第２図
（Ｂ）に対応する部分の断面図、 第４図（Ａ），（Ｂ）は本発明者が検討した一の方法を
示す工程断面図、 第５図（Ａ），（Ｂ）は本発明者が検討した他の方法を
示す工程断面図である。 11……シリコン基板、12……フィールド酸化膜、13a…
…第１ポリシリコン膜、13……フローティングゲート、
14……コントロールゲート、15……ゲート酸化膜、16…
…ゲート間酸化膜、18……ポリシリコン膜、19……MoSi
2膜、20……ソース・ドレイン領域、22……Al配線、23
……ゲート酸化膜、24……ゲート、27……ポリシリコン
膜、28……MoSi2膜、31……酸化膜、32……第２ポリシ
リコン膜、33……Mo膜、34……MoSi2膜、36,37……フォ
トレジスト膜、Ｍ……メモリセル部、Ma……メモリセ
ル、Ｓ……周辺回路部、Sa……MOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒田 謙一 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭59−112647（ＪＰ，Ａ) 特開 昭58−98977（ＪＰ，Ａ)
Claims (3)
- 【請求項１】上層ゲートをコントロールゲート、下層ゲ
ートをフローティングゲートで構成した二層ゲート構造
のメモリセルと、単層ゲート構造の周辺回路とを備えた
半導体記憶装置の製造方法において、半導体基板主面に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
下層ゲートとなるポリシリコン膜を形成する工程と、前
記ポリシリコン膜上に絶縁膜を形成する工程と、前記メ
モリセルのゲートが形成される部分を概略包含する領域
を残して前記絶縁膜及びポリシリコン膜を除去する工程
と、半導体基板主面のメモリセル部の前記ポリシリコン
膜上におよび周辺回路部上に金属又は金属シリサイド膜
を形成する工程と、フォトリソグラフィ技術により前記
金属又は金属シリサイド膜をパターンエッチングして上
層ゲート膜及び周辺回路のゲート膜を形成する工程と、
周辺回路部上を高分子樹脂材を用いたマスク部材で覆う
工程と、メモリセル部の前記金属又は金属シリサイドゲ
ートをマスクとした自己整合法によって前記ポリシリコ
ン膜をパターンエッチングすることにより前記下層ゲー
ト膜を形成する工程と、周辺回路部上の前記マスク部材
を除去する工程とを備える半導体記憶装置の製造方法。 - 【請求項２】金属又は金属シリサイド膜をMo又はMoSi2
膜で形成してなる特許請求の範囲第１項記載の半導体記
憶装置の製造方法。 - 【請求項３】前記マスク部材の高分子樹脂材がフォトレ
ジストとして用いられるものである特許請求の範囲第１
項又は第２項記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142335A JPH0671070B2 (ja) | 1984-07-11 | 1984-07-11 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142335A JPH0671070B2 (ja) | 1984-07-11 | 1984-07-11 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6122664A JPS6122664A (ja) | 1986-01-31 |
| JPH0671070B2 true JPH0671070B2 (ja) | 1994-09-07 |
Family
ID=15312961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142335A Expired - Lifetime JPH0671070B2 (ja) | 1984-07-11 | 1984-07-11 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671070B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644631B2 (ja) * | 1987-05-29 | 1994-06-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPS6476773A (en) * | 1987-09-17 | 1989-03-22 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory device |
| KR920001402B1 (ko) * | 1988-11-29 | 1992-02-13 | 삼성전자 주식회사 | 불휘발성 반도체 기억소자 |
| JPH0821638B2 (ja) * | 1989-12-15 | 1996-03-04 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| KR100447729B1 (ko) * | 2002-05-03 | 2004-09-10 | 주식회사 하이닉스반도체 | 반도체 장치의 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5898977A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electronics Corp | 不揮発性メモリ |
| JPS59112647A (ja) * | 1982-12-17 | 1984-06-29 | Sanyo Electric Co Ltd | 半導体読出し専用メモリのデ−タ固定方法 |
-
1984
- 1984-07-11 JP JP59142335A patent/JPH0671070B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6122664A (ja) | 1986-01-31 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |