JPH0671083B2 - Thin film semiconductor device - Google Patents
Thin film semiconductor deviceInfo
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- JPH0671083B2 JPH0671083B2 JP61138324A JP13832486A JPH0671083B2 JP H0671083 B2 JPH0671083 B2 JP H0671083B2 JP 61138324 A JP61138324 A JP 61138324A JP 13832486 A JP13832486 A JP 13832486A JP H0671083 B2 JPH0671083 B2 JP H0671083B2
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- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜半導体装置に係り、特に液晶などを用いる
ディスプレイの駆動，制御に好適な、アクティブマトリ
クス方式を構成するための薄膜トランジスタに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor device, and more particularly to a thin film transistor for forming an active matrix system suitable for driving and controlling a display using a liquid crystal or the like.
近年、液晶を用いるディスプレイなどでは、各画素の液
晶を駆動するために、各画素ごとに薄膜トランジスタ
（Thin Film Transistor;以下、TFTと略する）を組合わ
せたアクティブマトリクス方式が用いられている。2. Description of the Related Art In recent years, in a display using liquid crystal, an active matrix method in which a thin film transistor (hereinafter abbreviated as TFT) is combined for each pixel is used to drive the liquid crystal of each pixel.
このTFTは、普通、石英基板上に成長した多結晶シリコ
ン（以下、Poly−Siと略する）か、あるいはガラス基板
上に成長したアモルファスシリコン（以下、ａ−Siと略
する）中に形成される。This TFT is usually formed in polycrystalline silicon (hereinafter abbreviated as Poly-Si) grown on a quartz substrate or in amorphous silicon (hereinafter abbreviated as a-Si) grown on a glass substrate. It
はじめにPoly−Si TFTについて述べる。第２図にその断
面構造を示す。この製造工程は以下のようである。First, Poly-Si TFT will be described. The sectional structure is shown in FIG. The manufacturing process is as follows.
石英製の基板１上に、モノシラン（SiH4）を原料とし
て、減圧CVD法により640℃の温度でPoly−Siを形成す
る。この膜をホトエッチングしてアイランド２を形成し
た後、CVD法により、ゲート絶縁膜５および表面絶縁膜5
A用のSiO2を堆積させる。Poly-Si is formed on a quartz substrate 1 using monosilane (SiH 4 ) as a raw material by a low pressure CVD method at a temperature of 640 ° C. After this film is photo-etched to form the island 2, the gate insulating film 5 and the surface insulating film 5 are formed by the CVD method.
Deposit SiO 2 for A.
その後、減圧CVD法により、ゲート電極６用のPoly−Si
を堆積させる。ホトエッチングの後、リンをイオン打込
みしてソースとドレイン領域3,4を形成する。つゞい
て、パシベーション膜９用のPSG（Phospho Silicate Gl
ass）とソース，ドレイン電極7,8用のAlを蒸着してTFT
が完成する。After that, by low pressure CVD method, Poly-Si for the gate electrode 6 is formed.
Deposit. After photo-etching, phosphorus is ion-implanted to form source and drain regions 3 and 4. Therefore, PSG (Phospho Silicate Gl) for passivation film 9
ass) and Al for source and drain electrodes 7 and 8 are vapor-deposited and TFT
Is completed.
次に、ａ−Si TFTについて述べる。第３図にその断面構
造を示す。これは通常逆スタガー構造である。その製造
工程の概要は以下のとおりである。Next, the a-Si TFT will be described. FIG. 3 shows the sectional structure. This is usually an inverted staggered structure. The outline of the manufacturing process is as follows.
ガラス製の基板１上にゲート電極６用のクロム（Cr）を
堆積した後、プラズマCVD法により、ゲート絶縁膜５用
のSiO2、真性半導体（ｉ）層２、n+層を連続して堆積す
る。After depositing chromium (Cr) for the gate electrode 6 on the glass substrate 1, SiO 2 for the gate insulating film 5, the intrinsic semiconductor (i) layer 2, and the n + layer are continuously formed by the plasma CVD method. accumulate.
つゞいて、前記n+層のホトエッチングによりソースとド
レイン領域3,4を形成した後、パシベーション膜と配線
用Al（図示は省略）を蒸着すると、TFTが完成する。Then, after forming the source and drain regions 3 and 4 by photoetching the n + layer, a passivation film and Al for wiring (not shown) are vapor-deposited to complete the TFT.
なお、前記従来技術に関連する文献としては、次のもの
がある。The following documents are related to the above-mentioned prior art.
（１） NIKKEI ELECTRONICS 1984,9,10 第211頁 （２） NIKKEI ELECTRONICS 1984,11,19 第209頁 〔発明が解決しようとする問題点〕 上記従来技術のPoly−Si TFTは、比較的大きなキャリア
移動度（約10cm2/V・Ｓ）が得られるものの、第５図に
点線で示したように、逆方向はね上り電流、すなわち、
ｎチャネルTFTの場合、ゲート電極に負の電圧を印加し
たときのリーク電流が大きいという問題点がある。(1) NIKKEI ELECTRONICS 1984,9,10 page 211 (2) NIKKEI ELECTRONICS 1984,11,19 page 209 [Problems to be solved by the invention] The above-mentioned conventional Poly-Si TFT is a relatively large carrier. Although the mobility (about 10 cm 2 / V · S) can be obtained, as shown by the dotted line in FIG. 5, the reverse splash current, that is,
In the case of the n-channel TFT, there is a problem that the leak current is large when a negative voltage is applied to the gate electrode.
このため、これをアクティブマトリクス方式の液晶ディ
スプレイに用いる場合、走査線と信号線の電位差によっ
ては、本来駆動すべきでないTFTがオンとなって対応液
晶が発光してしまい、ディスプレイに明るい線欠陥など
が表れる場合がある。この線欠陥は画面全体を見苦しい
不鮮明なものにしている。Therefore, when this is used in an active matrix liquid crystal display, the TFT that should not be driven turns on and the corresponding liquid crystal emits light depending on the potential difference between the scanning line and the signal line, causing bright line defects in the display. May appear. This line defect makes the entire screen unsightly and unclear.
また、上記した従来技術のａ−Si TFTの場合、逆方向は
ね上り電流はPoly−Si TFTに比べて小さいが、キャリア
移動度が約0.1cm2/V・Ｓと小ささく、また、光照射によ
るリーク電流が大きいなどの問題がある。Also, in the case of the above-mentioned conventional a-Si TFT, the reverse-direction rising current is smaller than that of the Poly-Si TFT, but the carrier mobility is small at about 0.1 cm 2 / V · S, and There are problems such as a large leak current due to irradiation.
このため、ａ−Si TFTはPoly−Si TFTに比べて、その用
途が大幅に制限されている上、ディスプレイの応答速度
が小さく、また信頼性も低い状態である。Therefore, the application of the a-Si TFT is significantly limited as compared with the Poly-Si TFT, and the response speed of the display is low and the reliability is low.
本発明の目的は、キャリアの移動度が大きく、かつ、逆
方向はね上り電流の小さい高信頼性TFTを提供し、ひい
ては応答が速く、欠陥のない鮮明なディスプレイを実現
することである。It is an object of the present invention to provide a highly reliable TFT having a high carrier mobility and a small reverse rebound current, and thus realizing a clear display with a quick response and no defects.
上記目的は、TFTのチャネル領域をPoly−Si（微結晶Si
も含む；以下同じ）で形成し、ソースとドレイン領域を
ａ−Siで形成すると共に、これら領域の接合をａ−Si内
に形成することによって達成される。The purpose of the above is to make the channel region of the TFT Poly-Si (microcrystalline Si
It is also included; the same shall apply hereinafter), the source and drain regions are formed of a-Si, and the junction of these regions is formed in a-Si.
本構成をさらに具体的に述べると次のようになる。すな
わち、ｎチャネルTFTの場合ソースとドレイン領域を共
にn+層とｉ層の積層ａ−Siで形成し、チャネル領域をｉ
層Poly−Siで形成する。ｉ層をπ層に変えても本質的に
は同じである。This configuration will be described in more detail below. That is, in the case of an n-channel TFT, the source and drain regions are both formed by a laminated a-Si of an n + layer and an i layer, and the channel region is formed by i.
The layer is made of Poly-Si. It is essentially the same even if the i layer is changed to the π layer.
ソース・チャネル・ドレインの各半導体領域を構成する
半導体の導電型と材料の組合せは、n+層〔ａ−Si〕−ｉ
（π）層〔ａ−Si〕−ｉ（π）層〔Poly−Si〕−ｉ
（π）層〔ａ−Si〕−n+層〔ａ−Si〕となる。また、ｐ
チャネルTFTの場合は、p+層〔ａ−Si〕−ｉ（ν）層
〔ａ−Si〕−ｉ（ν）層〔Poly−−Si〕−ｉ（ν）層
〔ａ−Si〕−p+層〔ａ−Si〕となる。The combination of the conductivity type and the material of the semiconductor forming each semiconductor region of the source / channel / drain is n + layer [a-Si] -i.
(Π) Layer [a-Si] -i (π) Layer [Poly-Si] -i
It becomes a (π) layer [a-Si] -n + layer [a-Si]. Also, p
In the case of a channel TFT, ap + layer [a-Si] -i (ν) layer [a-Si] -i (ν) layer [Poly-Si] -i (ν) layer [a-Si] -p It becomes a + layer [a-Si].
本発明の作用を、ｎチャネルTFTにおいて、ソースを負
に、ドレインをアースに接地した場合について述べる。The operation of the present invention will be described in the case where the source is negative and the drain is grounded in the n-channel TFT.
第４図に示すようにソースとチャネル間は順バイアス、
チャネルとドレイン間は逆バイアスであるので、ソース
とドレイン間の電圧はチャネルとドレイン間の空乏層を
広げている。As shown in FIG. 4, a forward bias between the source and the channel,
Since there is a reverse bias between the channel and the drain, the voltage between the source and the drain widens the depletion layer between the channel and the drain.
ゲートに正電圧を印加するとソースとチャネル領域間の
ポテンシャル障壁が小さくなり、ソースから電子の注入
が生じ、通常のソース，ドレイン電流ＩSDが流れる。反
対に、ゲートに負電圧を印加すると、チャネル−ドレイ
ン間の空乏層は一段と広がる。When a positive voltage is applied to the gate, the potential barrier between the source and the channel region becomes small, electrons are injected from the source, and the normal source / drain current I SD flows. On the contrary, when a negative voltage is applied to the gate, the depletion layer between the channel and the drain further expands.
従来例では、空乏層中のPoly−Si結晶粒界にある局在準
位を通して電子と正孔が生じ、大きな生成電流（Genera
tion current;Ig）が流れ、リーク電流の原因となって
いた。ゲートに印加する電圧を大きくしていくと、空乏
層の広がりも大きくなり、Igも増加する。In the conventional example, electrons and holes are generated through localized levels at the poly-Si grain boundaries in the depletion layer, and a large generation current (Genera
ionization current; Ig) flowed, which was the cause of leakage current. As the voltage applied to the gate is increased, the expansion of the depletion layer also increases and Ig also increases.
本発明では、上記空乏層をａ−Si中に閉じこめた。ａ−
Si中には原子数にして約15％の水素が含まれていて、こ
れがａ−Siの局在準位を埋めている。また、多量に含ま
れた水素原子のためａ−SiのバンドギャップはPoly−Si
の1.1eVに比べ1.7eVまで大きくなっている。In the present invention, the depletion layer is enclosed in a-Si. a-
About 15% of hydrogen is contained in Si, which fills the localized level of a-Si. Also, the band gap of a-Si is Poly-Si due to the large amount of hydrogen atoms contained.
It is up to 1.7eV compared to 1.1eV.
このように、ａ−Siでは、水素原子のパシベーション効
果と大きなバンドギャップのため、生成電流Igが小さく
抑えられる。Thus, in a-Si, the passivation effect of hydrogen atoms and the large bandgap suppress the generation current Ig to a small value.
また、ａ−Si中のｉ層は、ソースとドレイン間、あるい
は、ゲートとドレイン間の電圧によって生じた空乏層内
にあり、大きな電界のために、この領域に注入されたキ
ャリアの速度は大きい。Further, the i layer in a-Si is in the depletion layer caused by the voltage between the source and the drain or between the gate and the drain, and the velocity of the carriers injected into this region is high due to the large electric field. .
以上のように、本発明のTFTの応答速度はPoly−Si TFT
の応答速度と同様に大である。As described above, the response speed of the TFT of the present invention is the Poly-Si TFT.
It is as fast as the response speed of.
以下、本発明の一実施例を説明する。第１図は本発明の
TFTの断面図である。An embodiment of the present invention will be described below. FIG. 1 shows the present invention
It is sectional drawing of TFT.
はじめに製造工程について説明する。First, the manufacturing process will be described.
基板１は歪温度660℃のガラス板である。基板１を640℃
に保ち、水素で10％に希釈したモノシランガスを原料と
して、減圧CVD法により、圧力0.8Torrで、1500Åのｉ層
Poly−Si膜（チャネル領域２）を堆積する。The substrate 1 is a glass plate having a strain temperature of 660 ° C. Substrate 1 at 640 ° C
I-layer of 1500Å at a pressure of 0.8 Torr using monosilane gas diluted with hydrogen to 10% as a raw material.
A Poly-Si film (channel region 2) is deposited.
次に、プラズマCVD法により、ソースおよびドレイン領
域3,4となるｉ層（ａ−Si）3a,4aとn+層（ａ−Si）3b,4
bをそれぞれ700Å,300Å連続形成する。Next, by plasma CVD, the i layers (a-Si) 3a, 4a and the n + layers (a-Si) 3b, 4 to be the source and drain regions 3, 4 are formed.
Form b continuously at 700Å and 300Å respectively.
ホトエッチングによって、ソースおよびドレイン領域3,
4を形成した後、CVD法により、ゲート絶縁膜５用のSiO2
を、前記各領域の上に堆積させる。ホトエッチングによ
ってソースおよびドレイン電極用開口を形成した後、ゲ
ート電極６およびソース，ドレイン電極7,8用のAlを蒸
着する。Source and drain regions 3, by photoetching,
After forming 4, the SiO 2 for the gate insulating film 5 is formed by the CVD method.
Are deposited on each of the regions. After forming the source and drain electrode openings by photoetching, Al for the gate electrode 6 and the source and drain electrodes 7 and 8 is deposited.
次に、本発明の動作を説明する。ドレイン４を接地し、
ソース３を−5Vに保った状態で、ゲート電極６に印加す
る電圧ＶＧに対するソースとドレイン間の電流ＩSDを調
べる。Next, the operation of the present invention will be described. Ground drain 4
With the source 3 kept at −5 V, the current I SD between the source and the drain with respect to the voltage V G applied to the gate electrode 6 is examined.
この場合のTFTのエネルギーバンド構造図を第４図に示
す。図においてS,G,Dはそれぞれソース領域、ゲート下
のチャネル領域、およびドレイン領域をあらわしてい
る。The energy band structure diagram of the TFT in this case is shown in FIG. In the figure, S, G, and D respectively represent a source region, a channel region under the gate, and a drain region.
この図から分るように、ソースとチャネル間は順バイア
ス、チャネルとドレイン間は逆バイアスであるので、ソ
ースとドレイン間の電圧はチャネルとドレイン間の空乏
層を広げている。As can be seen from this figure, since the source and channel are forward biased and the channel and drain are reverse biased, the voltage between the source and drain widens the depletion layer between the channel and drain.
ゲート電極６に正電圧を印加すると、ソースおよびチャ
ネル領域間のポテンシャル障壁が小さくなり、ソースか
ら電子の注入が始まるので、通常のＩSDが流れる。ま
た、印加する電圧を大きくすると、Poly−Si層すなわち
チャネル領域２に形成されるｎチャネル幅が増加し、電
流ＩSDも増加する。When a positive voltage is applied to the gate electrode 6, the potential barrier between the source and the channel region becomes small and the injection of electrons from the source starts, so that the normal I SD flows. Further, when the applied voltage is increased, the n-channel width formed in the Poly-Si layer, that is, the channel region 2 increases, and the current I SD also increases.
このとき、TFTの電界効果移動度は約10cm2/V・Ｓであ
り、キャリアの移動度は主としてPoly−Siよりなるｉ層
によって決められていることがわかる。At this time, it is understood that the field effect mobility of the TFT is about 10 cm 2 / V · S, and the carrier mobility is determined mainly by the i layer made of Poly-Si.
次に、ゲート電極６に負電圧を印加し、その値を増大し
ていくと、ソース３とチャネル領域２間のポテンシャル
障壁は増加し、ソース３からの電子の注入は段々と起こ
りにくくなる。Next, when a negative voltage is applied to the gate electrode 6 and its value is increased, the potential barrier between the source 3 and the channel region 2 increases, and the injection of electrons from the source 3 becomes less likely to occur gradually.
また、チャネル領域２とドレイン４間の空乏層幅は広が
っていくが、この空乏層はａ−Si中にある。したがっ
て、水素原子による局在準位のパシベーション効果と、
1.7eVという広いバンドギャップのために、生成電流Ig
は低く抑えられる。このため逆方向はね上り電流も小さ
くなる。Further, the width of the depletion layer between the channel region 2 and the drain 4 widens, but this depletion layer is in a-Si. Therefore, the local level passivation effect due to hydrogen atoms,
Due to the wide bandgap of 1.7 eV, the generated current Ig
Is kept low. For this reason, the reverse rising current also becomes small.
この様子を第５図に実線で示す。逆方向リーク電流は、
点線の従来例に比べて約２ケタ小さくなっていることが
わかる。This state is shown by a solid line in FIG. Reverse leakage current is
It can be seen that it is smaller by about two digits than the conventional example indicated by the dotted line.
本実施例のTFTを用いてアクティブマトリクス方式のデ
ィスプレイを形成すると、応答が速く、しかも明るい線
欠陥のない鮮明な画像が得られる。When an active matrix type display is formed using the TFT of this embodiment, a quick response and a clear image without bright line defects can be obtained.
第６図に本発明の他の実施例を示す。本実施例は逆スタ
ガー構造に本発明を適用したものである。FIG. 6 shows another embodiment of the present invention. In this embodiment, the present invention is applied to the inverted stagger structure.
基板１としては歪温度580℃のガラス板を用いている。
ゲート電極（クロム）６を形成した後、チッ化膜５、Po
ly−Siのｉ層２、ａ−Siのｉ層3a,4a、ａ−Siのn+層の3
b,4bの４層をプラズマCVD法で形成している。プラズマC
VD装置は３室連続形成型のものである。As the substrate 1, a glass plate having a strain temperature of 580 ° C. is used.
After forming the gate electrode (chrome) 6, the nitride film 5, Po
ly-Si i layer 2, a-Si i layers 3a and 4a, and a-Si n + layer 3
The four layers b and 4b are formed by the plasma CVD method. Plasma C
The VD device is a three-chamber continuous forming type.
Poly−Siのｉ層２とａ−Siのｉ層3a,4aの２層は、同じ
チャンバーで形成する。この場合、Poly−Siを形成する
ときは基板温度を450℃、高周波電力を0.8W/cm2とし、
ａ−Siを形成するときは基板温度を300℃、高周波電力
を0.1W/cm2とする。The i-layer 2 of Poly-Si and the two i-layers 3a and 4a of a-Si are formed in the same chamber. In this case, when forming Poly-Si, the substrate temperature was 450 ° C, the high frequency power was 0.8 W / cm 2 ,
When forming a-Si, the substrate temperature is 300 ° C. and the high frequency power is 0.1 W / cm 2 .
本実施例の動作は、前述の第１の実施例の場合と同様で
ある。本実施例による発明者らの実験では、TFTの電界
効果移動度は5cm2/V・Ｓが得られた。また、ＶＧとＩSD
との関係では逆方向のはね上り電流も小さかった。The operation of this embodiment is similar to that of the above-described first embodiment. In the experiments conducted by the inventors of the present embodiment, the field effect mobility of the TFT was 5 cm 2 / V · S. Also, V G and I SD
In relation to, the reverse current in the reverse direction was also small.
本実施例のTFTを用いてディスプレイを形成すると、応
答速度が速く、欠陥のない鮮明な画像が得られる。When a display is formed using the TFT of this embodiment, a sharp response-free image can be obtained.
本発明によれば、TFTの電界効果移動度をそこなうこと
なく、逆方向リーク電流を従来の値に比べ２桁以上低減
できる。ひいては、応答速度が速く、欠陥のない鮮明な
画像を得ることができる。According to the present invention, the reverse leakage current can be reduced by two digits or more as compared with the conventional value without impairing the field effect mobility of the TFT. As a result, the response speed is high and a clear image without defects can be obtained.
第１図は本発明の一実施例のTFTの断面図、第２図は従
来例のTFTの断面図、第３図は従来例の他のTFTの断面
図、第４図は本発明の一実施例のTFTのバンド構造図、
第５図は本発明の一実施例のTFTのＶＧ−ＩＳ特性図、
第６図は本発明の他の実施例のTFTの断面図である。 １……基板、２……チャネル領域、３……ソース、3a…
…ソース（ｉ層〔ａ−Si〕）、3b……ソース（n+又はp+
層〔ａ−Si〕）、４……ドレイン、4a……ドレイン（ｉ
層〔ａ−Si〕）、4b……ドレイン（n+又はp+層〔ａ−S
i〕）、５……ゲート絶縁膜、６……ゲート電極、７…
…ソース電極、８……ドレイン電極、９……パッシベー
ション膜1 is a sectional view of a TFT according to an embodiment of the present invention, FIG. 2 is a sectional view of a conventional TFT, FIG. 3 is a sectional view of another conventional TFT, and FIG. 4 is a sectional view of the present invention. Band structure diagram of the TFT of the embodiment,
Figure 5 is V G -I S characteristic diagram of the TFT of an embodiment of the present invention,
FIG. 6 is a sectional view of a TFT according to another embodiment of the present invention. 1 ... Substrate, 2 ... Channel region, 3 ... Source, 3a ...
Source (i layer [a-Si]), 3b Source (n + or p +
Layer [a-Si]), 4 ... Drain, 4a ... Drain (i
Layer [a-Si]), 4b ... Drain (n + or p + layer [a-S]
i)) 5 ... Gate insulating film, 6 ... Gate electrode, 7 ...
... source electrode, 8 ... drain electrode, 9 ... passivation film
フロントページの続き (72)発明者 安達 英美 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 小西 信武 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭58−93276（ＪＰ，Ａ)(72) Inventor Hidemi Adachi 4026 Kujimachi, Hitachi City, Hitachi, Ibaraki Prefecture Hitachi Research Laboratory, Inc. (72) Nobutake Konishi 4026 Kujicho, Hitachi City, Ibaraki Institute Hitachi Research Institute, Hitachi (56) References JP-A-58-93276 (JP, A)
Claims (3)
ャネル領域と、前記チャネル領域に接し、かつ互いに対
向する端縁を有するように形成されたソースおよびドレ
イン領域と、絶縁膜を介して前記チャネル領域に対向す
るように形成されたゲート電極と、前記ソースおよびド
レイン領域に導電接触されたソースおよびドレイン電極
とを有する薄膜半導体装置において、 前記ソースとドレイン領域を、 チャネル領域に比べてバンドギャップの大きな材料で形
成すると共に、 これら両領域の、前記チャネル領域から遠い側が一導電
型の高不純物濃度領域であり、前記チャネル領域に接す
る側が真性または前記一導電型の低不純物濃度領域であ
る、２層構造に形成したことを特徴とする薄膜半導体装
置。1. An insulating substrate, a channel region formed on the substrate, source and drain regions formed so as to have edges that are in contact with the channel region and face each other, and an insulating film. In a thin film semiconductor device having a gate electrode formed to face the channel region and a source and drain electrode conductively contacted with the source and drain regions. In addition to being formed of a material having a large band gap, the side far from the channel region of both of these regions is a high conductivity concentration region of one conductivity type, and the side in contact with the channel region is an intrinsic or low impurity concentration region of the one conductivity type. A thin-film semiconductor device having a two-layer structure.
リコンで形成され、前記ソースおよびドレイン領域はア
モルファスシリコンで形成されたことを特徴とする前記
特許請求の範囲第１項記載の薄膜半導体装置。2. The thin film semiconductor device according to claim 1, wherein the channel region is formed of polycrystalline or microcrystalline silicon, and the source and drain regions are formed of amorphous silicon.
度半導体層であることを特徴とする前記特許請求の範囲
第１項または第２項記載の薄膜半導体装置。3. The thin film semiconductor device according to claim 1 or 2, wherein the channel region is an intrinsic or low impurity concentration semiconductor layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138324A JPH0671083B2 (en) | 1986-06-16 | 1986-06-16 | Thin film semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138324A JPH0671083B2 (en) | 1986-06-16 | 1986-06-16 | Thin film semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62295465A JPS62295465A (en) | 1987-12-22 |
| JPH0671083B2 true JPH0671083B2 (en) | 1994-09-07 |
Family
ID=15219242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61138324A Expired - Lifetime JPH0671083B2 (en) | 1986-06-16 | 1986-06-16 | Thin film semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671083B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920010885A (en) * | 1990-11-30 | 1992-06-27 | 카나이 쯔또무 | Thin film semiconductor, manufacturing method and manufacturing apparatus and image processing apparatus |
| US8174013B2 (en) | 2006-09-08 | 2012-05-08 | Sharp Kabushiki Kaisha | Semiconductor device, method for manufacturing the semiconductor device, and display device |
| WO2019234893A1 (en) * | 2018-06-07 | 2019-12-12 | 堺ディスプレイプロダクト株式会社 | Thin-film transistor and manufacturing method therefor |
| US11495689B2 (en) * | 2018-08-08 | 2022-11-08 | Sakai Display Products Corporation | Thin-film transistor and method for producing same |
-
1986
- 1986-06-16 JP JP61138324A patent/JPH0671083B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPS62295465A (en) | 1987-12-22 |
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