JPH0673382B2

JPH0673382B2 - 半導体装置

Info

Publication number: JPH0673382B2
Application number: JP26061784A
Authority: JP
Inventors: ロジエ・キユツペン; コルネリス・デイエトウイン・ハルトフリング
Original assignee: エヌ・ベ−・フィリップス・フル−イランペンファブリケン
Priority date: 1983-12-09
Filing date: 1984-12-10
Publication date: 1994-09-14
Anticipated expiration: 2009-09-14
Also published as: JPS60186069A; IE56189B1; AU572236B2; NL8304256A; IT8423942A0; GB2151400B; GB2151400A; DE3443663A1; US4603402A; DE3443663C2; FR2556488B1; FR2556488A1; CA1228424A; IE843126L; AU3639184A; GB8430730D0; IT1178732B

Description

【発明の詳細な説明】本発明は、半導体本体を具える半導体装置であって、こ
の半導体本体の表面には、各メモリセルが絶縁ゲート電
界効果トランジスタを有する型の不揮発性メモリ装置が
設けられ、記憶情報に依存する前記絶縁ゲート電界効果
トランジスタのしきい値電圧はチヤネル領域を被覆する
絶縁層中に規制された電荷蓄積領域中に蓄積しうる電荷
によって決定され、前記のトランジスタは更に前記の電
荷蓄積領域に容量的に結合されたゲート電極と、第１導
電型のソースおよびドレイン領域とを具えており、これ
らソースおよびドレイン領域はこれら領域を囲む第２導
電型の半導体本体の層状部分からｐ−ｎ接合により分離
されており、作動中半導体本体の層状部分に所定の電
圧、例えば電源電圧を印加する為の手段が設けられ、消
去および書込みの双方またはいずれか一方に際しゲート
電極と絶縁層に隣接する導電性領域（例えば電荷蓄積領
域の下方に位置し、基板領域と称する半導体本体の一部
分）との間に電圧差を印加する手段が設けられ、この電
圧差により前記の絶縁層にまたがって電界を生ぜしめ、
この電界により前記の電荷蓄積領域と前記の導電性領域
（基板領域）との間に電荷の流れを生ぜしめうるように
した半導体装置に関するものである。

一般にEEPROM或いはE²PROMやEPROMと称されている上述
した種類のメモリ装置は、電気的に或いは（紫外線）放
射により消去でき電気的に再プログラミングしうるプロ
グラミング可能（プログラマブル）メモリである。しば
しば用いられている構成では、電荷蓄積領域はチャネル
領域の上に位置する絶縁層中に埋込まれたフローティン
グゲート電極を以って構成されている。前記のゲート電
極は絶縁層上に形成するか或いは拡散領域の形態で半導
体本体内に位置させることができる。導電性領域は殆ん
どの場合基板中の領域を以って構成されている。特定の
例では、導電性領域をフローティングゲートの上方に位
置する導電層を以って構成することもできる。

メモリセルには絶縁層を通る電子の量子トンネル（突抜
け）機構により書込み（プログラミング）を行なったり
これを消去したりすることができる。このような半導体
装置は米国特許第4,377,857号明細書に記載されてい
る。電荷蓄積領域がフローティングゲート電極を以って
構成されている他の例では、プログラミング／消去作動
がなだれ降服により半導体本体中に発生させられる熱い
電荷キャリアの注入により行なわれている。更に他の例
では、電荷蓄積領域を二酸化珪素および窒化珪素のよう
な２つの異なる誘電体間の中間層を以って構成しうる。
このようなメモリ装置はしばしばMNOSメモリと称されて
いる。

フローティングゲートを有する例では、冒頭部分に説明
した半導体本体の層状部分は半導体基板全体に及ぶよう
にすることができ、この場合この半導体基板はこの中に
形成された領域を除いて主として第２導電型とすること
ができる。MNOSメモリの場合には、半導体本体の層状部
分がいわゆるＣ−MOS技術により一導電型の半導体基板
内に形成されたポケット（すなわち井戸）を有するよう
にすることができる。

簡単化の為に以下の説明は、書込み／消去の作動がトン
ネル機構により行なわれるフローティングゲートを有す
るメモリ装置に関するものとする。しかし、この型のEE
PROMに対し記載する問題に類似する問題は他の型のEEPR
OMおよびEPROMに対しても生じるおそれがあり、これら
の他の型のものにも本発明を用いうるものであることに
注意すべきである。

量子トンネル機構に基づくメモリ装置においては、ドレ
イン領域上の酸化物は局部的に極めて薄肉に、例えば数
十オングストロームにされている。ゲート電極には高電
圧を印加でき、ドレインには低電圧、特に基板電圧或い
は接地電位が印加される。フローティングゲート（この
ゲートはゲート電極に容量的に強く結合されている）
と、ドレイン領域（このドレイン領域は冒頭に記載した
基板領域を構成する）との間には、（ｎチャネルMOSト
ランジスタの場合）電子がドレイン領域から薄肉酸化物
を経てフローティングゲートに突抜けうるようにする程
度に強い電界が生じる。この電界の方向を反転させるこ
とにより反対方向のトンネル電流を得ることができる。
従ってメモリセルの書込みおよび消去を行なうことがで
きる。

ワードすなわちデータのラインにより相互接続されるゲ
ート電極はチャネル領域の上方のみではなくメモリセル
間のフィールド酸化物の上方にも延在し、これによりフ
ィールド酸化物がゲート誘電体でメモリトランジスタの
前記のドレインがソースである寄生電界効果トランジス
タを形成するおそれがある。しきい値電圧が、書込み或
いは消去中にゲート電極に印加される前記の高電圧より
も低いと、この寄生トランジスタが導通する。この問題
は、寄生しきい値を越えることなく高電圧を許容しうる
ようにする処理を用いることにより解決することができ
る。しかし今日では、例えばマイクロプロセッサにおけ
るようにEEPROMをVLSI回路と一緒に集積化することが望
ましい場合がしばしば生じる。その理由は、このように
することによりユーザがシステムを簡単に用いうるよう
になる為である。通常のVLSI処理は低電圧（10Vよりも
低い）を用いる分野にとって最適なものである。従っ
て、（Ｅ）EPROMをプログラミングする際に高電圧、例
えば約20Vを必要とするという問題が生じうる。一般に
トンネル機構によりフローティングゲートをプログラミ
ングするには小さな電流が必要となる。従って、一般に
制限された小さな電流のみを生じうる電荷ポンプにより
プログラミング用の高電圧を内部的に発生させることが
できる。寄生トランジスタのしきい値電圧を越え、これ
により前述したようにこれらの寄生トランジスタが導通
すると、漏洩通路が回路中に形成され、これにより電荷
ポンプによって供給される最大電圧が制限される。これ
以外に寄生トランジスタによる他の欠点が生じるおそれ
がある。

この漏洩通路はゲート電極の材料（殆んどの場合多結晶
珪素）を臨界的な領域で他の材料、例えば金属で置き換
えることにより除去しうる。更に、寄生MOSトランジス
タのしきい値電圧を、フィールド酸化物の下側のドーピ
ング濃度を高めることにより大きくすることができる。
他の解決策は、ゲート電極接続部の下側に導電性の遮蔽
層を設け、この層に低電圧を印加しうるようにすること
にある。これらの解決策は周辺電子装置に対して用いる
ことができるも、蓄積マトリックス自体に対しては実際
的なものではない。その理由は、これらの解決策を蓄積
マトリックスに適用すると、過度に大きな空間を占める
為である。

本発明の目的は特に、処理上の変更を殆んど行なわずに
或いはメモリセルに関して空間を追加的に損失すること
なく、またはこれらの双方を達成して寄生チャネルの形
成を防止することにある。本発明は特に、寄生トランジ
スタに対しては、基板電圧がしきい値電圧に及ぼす影響
を決定するいわゆるｋファクタ（ボディファクタ）が極
めて高いという事実の為に、回路技術をそのまま維持し
てこの回路技術により寄生トランジスタのしきい値電圧
を高めることができるという事実の認識を基に成したも
のである。

本発明は、半導体本体を具得る半導体装置であって、こ
の半導体本体の表面には、各メモリセルが絶縁ゲート電
界効果トランジスタを有する型の不揮発性メモリ装置が
設けられ、記憶情報に依存する前記絶縁ゲート電界効果
トランジスタのしきい値電圧はチャネル領域を被覆する
絶縁層中に規制された電荷蓄積領域中に蓄積しうる電荷
によって決定され、前記のトランジスタは更に前記の電
荷蓄積領域に容量的に結合されたゲート電極と、第１導
電型のソースおよびドレイン領域とを具えており、これ
らソースおよびドレイン領域はこれら領域を囲む第２導
電型の半導体本体の層状部分からｐ−ｎ接合により分離
されており、作動中半導体本体の層状部分に所定の電
圧、例えば電源電圧を印加する為の手段が設けられ、消
去および書込みの双方またはいずれか一方に際しゲート
電極と、第１導電形の前記ソースおよびドレイン領域の
うちのいずれか一方に接続され且つ前記の絶縁層に隣接
する第１導電型の導電性領域（例えば電荷蓄積領域の下
方に位置し、基板領域と称する半導体本体の一部分）と
の間に電圧差を印加する手段が設けられ、この電圧差に
より前記の絶縁層にまたがって電界を生ぜしめ、この電
界により前記の電荷蓄積領域と前記の導電性領域（基板
領域）との間に電荷の流れを生ぜしめうるようにした半
導体装置において、消去および書込みの双方またはいず
れか一方に際し、前記のトランジスタのソースおよびド
レイン領域のうち少くとも一方の領域に、当該領域と半
導体本体の層状部分との間のｐ−ｎ接合が全消去或いは
書込みサイクル中逆バイアスされるような少なくともほ
ぼ一定の電圧であって読出し中当該領域に印加される電
圧と実際上同じ値を有する電圧を印加し、これにより前
記の少なくとも一方の領域に隣接する寄生チャネルの形
成を防止するようにする他の手段を設け、前記のｐ−ｎ
接合にまたがるこの電圧は電荷蓄積領域と導電性領域
（基板領域）との間に電荷の流れを生ぜしめる為にゲー
ト電極と導電性領域（基板領域）との間に印加する前記
の電圧差よりも低くするようにしたことを特徴とする。

簡単な好適実施例においては、消去および書込みの双方
またはいずれか一方中に、殆んどの場合、フローティン
グゲートメモリ装置におけるトランジスタのドレイン領
域を以って構成される前記の領域に読出し電圧を印加す
る。一般に読出しに対しては、フローティングゲートに
蓄積された電荷を維持し且つこの電荷がトンネル機構に
よりドレインに流れ戻るのを防止する為に、低いドレイ
ン電圧（ソース／ドレイン電圧）を用いる。この比較的
低い電圧をドレインに印加する結果、全消去電圧および
全書込み電圧の双方またはいずれか一方は、ドレインも
接地されている通常の消去および書込みの双方またはい
ずれか一方の方法に比べてわずかに低くなる。しかし、
寄生MOSトランジスタのしきい値電圧は後に図面に関し
て説明するように高いｋファクタの為に可成り大きな値
まで増大するという事実の為に、寄生チャネルの形成が
防止され、従って最終的に内部電荷ポンプにより発生せ
しめられる電圧を高くしうる。更にこの利点は、処理の
適応或いは空間の追加を必要とするいかなる技術的な変
更をも行なうことなく、簡単な回路技術手段のみによっ
て得られる。

図面につき本発明を説明する。

第１〜４図は線図的なものであり、実際の装置に正比例
して描いてあるものではない。これら第１〜４図は本発
明が関連する型の電気的可消去の不揮発性メモリ装置の
一部を示す平面図および断面図である。このメモリ装置
は半導体本体１を有し、Ｎ−MOS技術を用いる場合には
この半導体本体は完全にｐ型珪素から成っている。Ｃ−
MOS技術を用いる場合には、半導体本体を主としてｎ型
とすることかでき、表面２に隣接する層状部分１は再び
ドーピングにより局部的にｐ導電型としてｐ型のポケッ
トすなわち井戸を形成する。

半導体本体中にはメモリに加えて他の回路或いは回路部
分、例えばマイクロプロセッサ或いは音声処理回路を集
積化することができる。しかし、メモリマトリックスと
これに関連する周辺回路とを有するメモリ装置のみを以
って半導体装置を構成することもできる。

記憶セル（これら記憶セルのうち４個のみが第１図に完
全に示されている）の各々はフローティング（浮動）ゲ
ート電極を有する絶縁ゲート（MOS）電界効果トランジ
スタを具えており、このゲート電極には記憶すべき情報
に依存して、トランジスタのしきい値電圧を決定する電
荷を与えることができる。これらのトランジスタT₁（こ
れらのトランジスタの１つを第２図の断面図に示す）は
ｎ型ソース領域３と、ｎ型ドレイン領域４と、これらソ
ースおよびドレイン領域間に位置するチャネル領域５と
を有している。チャネル領域５は絶縁酸化物層６により
被覆され、この酸化物層中にはフローティングゲート７
が入れられ、このゲートがすべての面で酸化物により囲
まれている。フローティングゲート７とチャネル領域５
との間の酸化物層６の厚さは約50nm（500Å）とする。
ゲート電極は通常の方法で、ドーピングされた多結晶珪
素から造るも、適当な金属或いは珪化物から造ることも
できること勿論である。

トランジスタT₁のソース領域３はマトリックス中の２つ
の隣接する列に対し共通であり、従ってトランジスタT₁
の左側にある列のメモリトランジスタのソース領域をも
構成する。この後者のトランジスタのフローティングゲ
ート7^*は第２図に示されている。ドレイン領域４はその
周縁の一部に沿って、比較的厚肉のフィールド酸化物の
パターン８に隣接している。このフィールド酸化物の厚
さは約500nmとする。

ソース領域３（第１および４図参照）は細長領域を以っ
て構成され、この細長領域はチャネル領域５をも画成す
るフィールド酸化物のパターン８の一部分によって画成
されている。１つの列中に位置するセルのソース領域３
は、CVD法により得た厚肉酸化物層15にあけた接点窓10
を経て、この酸化物層15上に設けられた導体細条９に接
続される。ドレイン領域４は第2MOSトランジスタT₂と直
列に接続され、この第2MOSトランジスタT₂のソース領域
はトランジスタT₁のドレイン領域と一致する（第３図参
照）。トランジスタT₂のドレイン領域はｎ型領域11を以
って構成され、このドレイン領域11は接点窓を経てアル
ミニウムのビット／読出しライン12（第1,2及び３図）
と接触している。第１図から明らかなように、領域11と
接点13とは同一の列中の２つの隣接セルに共通である。
チャネル領域22は領域４および11間に画成される。トラ
ンジスタT₂のゲート電極はワードライン14を以って構成
され、このワードラインはフローティングゲート７と同
じ第１の多結晶珪素層から造ることができる。

ドレイン領域４は、フローティングゲート７の延長部分
17の下側に設けたｎ型表面領域16（第３図）にも接続さ
れている。上記の延長部分17と領域16との間には酸化物
層18が局部的に設けられており、この酸化物層18は、ゲ
ート７と領域4,16との間に電界を印加した際に電子がこ
の酸化物層18を突抜ける程度に薄肉とする（この突抜け
をトンネルと称する）。本例ではトンネル酸化物層18の
厚さを約8nm（＝80Å）とする。第１図ではトンネル酸
化物層18の領域を斜線を付して示してある。これらの領
域は、フローティングゲート7,17とその下方の半導体本
体との間の不所望な短絡の可能性を最小に制限する為に
できるだけ小さくする。トンネル酸化物層18は、絶縁酸
化物層（ゲート酸化物）６とほぼ同じ厚さ、すなわち約
500Åとしうる厚肉酸化物（第３図）によって画成され
ている。

フローティングゲート７とその延長部分17とは絶縁酸化
物層19により被覆され、ゲート電極20に容量的に結合さ
れている。このゲート電極は、半導体本体１内に設けた
表面領域を以って構成することもでき、この場合、この
表面領域がゲート7,17によって部分的に被覆され、この
表面領域に電気接続部が設けられる。この場合、ゲート
電極としては単層の多結晶珪素を用いれば充分である。
しかし本例では、ゲート電極20を、フローティングゲー
トの延長部分17の上方に設けられこれら延長部分から酸
化物層19により分離された第２の多結晶珪素層の形態で
設けた導電層を以って構成する。各ゲート電極20はメモ
リマトリックス上でワードライン14に対し平行に延在
し、多数のセル、例えば８個のセルに対し共通である。

上述した半導体装置はそれ自体既知の技術によって製造
しうる。出発材料は約10¹⁵原子／cm³のドーピング濃度
を有するｐ型珪素半導体本体１とする能動および受動領
域を画成するフィールド酸化物パターン８は、所望に応
じｐ型チャネルストッパ領域をイオン注入により形成
し、これにより当該フィールド酸化物パターンの下側の
硼素濃度を高めた後に局部酸化により設ける。次の工程
では、約500Å（50nm）の厚さを有するゲート酸化物６
を熱酸化により、表面２上でフィールド酸化物パターン
８によって被覆されていない領域内に設ける。トンネル
酸化物18を形成すべき領域ではゲート酸化物を除去し、
その代り80Å（8nm）の厚さのトンネル酸化物18を設け
る。次に別個のマスクを用いて燐イオンを注入すること
によりｎ型表面領域16を設ける。この目的の為に用いた
マスクはトンネル酸化物18の領域を囲む孔を有するフォ
トラッカー層のパターンを有する。第１図では、これら
の孔21のうちの２つのみを２つの上方のセルに対し破線
で示してあり、他のセルに対してもｎ型表面領域16が同
様にして画成されること明らかである。領域16はその大
部分に対しフィールド酸化物パターン８により画成され
る為、孔21を有するマスクは可成り大きな整合（位置合
わせ）公差で設けることができる。その理由はラッカー
マスクの縁部の大部分が厚肉のフィールド酸化物の上方
に位置している為である。孔21を有するマスクのすべて
の縁部のうち、縁部21aのみが表面領域16の範囲を決定
する。しかし、フィールド酸化物の縁部とワードライン
14との間の全領域に後の工程で再びドーピングを行なう
為、縁部21aの位置も臨界的なものではない。ｎ型領域1
6を設けた後、第１の多結晶珪素層を設け、この第１の
多結晶珪素層を以って、延長部分17を有するフローティ
ングゲート7,7^*とワードライン14とを既知のようにして
形成する。次に、電界効果トランジスタのソースおよび
ドレイン領域を既知のいわゆる“シリコンゲート”技術
により自己整合法で設ける。

ゲート電極7,17およびワードライン14には熱酸化或いは
気相からの堆積により絶縁酸化物層を被覆する。これに
より、多結晶珪素層によって被覆されていない活性領域
の部分における酸化物層６の厚さも増大させること勿論
である。

次に第２の多結晶珪素層を設け、この多結晶珪素層から
エッチングによりゲート電極20を形成する。次に、厚肉
酸化物層15を気相からの堆積により設ける。必要な接点
窓をエッチングにより形成した後、蒸着或いはスパッタ
リングによりアルミニウム層を設け、このアルミニウム
層からそれ自体既知の方法によりアルミニウム細条９お
よび12を形成する。

第５図はメモリ装置の一部を入出力電子装置の一部と一
緒に示す回路図である。メモリセルは例えばM₁₁……M₁₈
およびM_N1……M_N8で示す８ビットのワード（バイト）毎
に群分けする。各メモリセルはメモリトランジスタT₁を
有し、このトランジスタのフローティングゲートには、
当該フローティングゲートを薄肉なトンネル酸化物を経
て当該トランジスタのドレイン領域に結合する為の記号
として矢印を付した。メモリトランジスタのドレイン領
域は選択トランジスタT₂に接続され、これらの選択トラ
ンジスタのゲートはワードライン（14,1……14,N）に接
続され、これらワードラインはインバータ23の出力が高
レベル（HV）になることにより駆動される。これらのイ
ンバータの構成は後に説明する。トランジスタT₁のソー
ス領域はトランジスタT₃を経て大地に共通に接続されて
いる。このトランジスタT₃によりメモリトランジスタT₁
のソース領域をフローティングとすることができる。

（縦方向の）ビットライン12,1……12,8および12,9は電
界効果トランジスタT₄……T₅，T₆を経て読出しラインS₀
……S₇に接続されている。これらトランジスタT₄……
T₅，T₆のゲート電極はｙ選択ラインy₁，y₂等に接続され
ており、これらｙ選択ラインの各々は、１つのインバー
タ23により駆動される。

１ワードのセルに共通なゲート電極20,1……20,Nはワー
ドライン14によって駆動されるトランジスタT₇と、ライ
ンy₁，y₂によって駆動されるトランジスタT₈とを経てラ
インP/Eに接続されている。

読出しラインS₀……S₇は入出力ブロック24に接続されて
いる。図面を簡単とする為にラインS₀に接続されている
入出力ブロック24のみを第５図に示した。このブロック
24は入力部としてNOT−AND（NAND）ゲート25を有し、こ
のNANDゲートの入力端子には書込み信号Ｗと導入すべき
データＤを供給しうる。このNANDゲート25の出力端子は
インバータ26に接続され、このインバータによりライン
S₀に高電圧HVを、ブロック（読出し電圧発生器）27にゲ
ート信号をそれぞれ供給する。このブロック27は低い読
出し電圧V_CをラインS₀に供給する。このラインS₀は更
に、記憶した情報を読出す為の電流検出回路28の入力端
子に接続されている。読出し電圧発生器27および電流検
出増幅器28は所望に応じ共通回路に組込むことができ
る。

ラインP/Eはブロック29に接続されている。このブロッ
クは第１インバータ30を有し、このインバータ30には消
去信号Ｅを供給しうる。このインバータ30の出力端子は
第２インバータ31の入力端子に接続され、この第２イン
バータ31により高電圧HVをラインP/Eに供給しうる。イ
ンバータ31は更に電圧発生器32に接続され、この電圧発
生器32はインバータ30から生じる出力信号に依存して読
出し電圧V_CをラインP/Eに供給しうる。

前述したように、上述した種類のメモリ装置には一般
に、プログラミングおよび消去の双方またはいずれか一
方を行なうのに必要とする高電圧（20V程度）を発生さ
せる為に電荷ポンプすなわち電圧増倍器が設けられてい
る。このようにすることにより、ユーザにとっては通常
のＣ−MOS論理回路を作動させるのに必要な通常の5Vの
電源電圧で充分であるというユーザに対する利点が得ら
れる。従って、インバータ23,26および31には、常規の
論理電圧（Ｃ−MOSの場合0Vおよび5V）をより一層高い
プログラム用電圧に移しうる特別なバッファ段が必要と
なる。これらのバッファ段は電荷ポンプから直流を全く
或いは殆んど取出しえない。

第６図は、直流を流すことなく、低電圧を高電圧に変化
させるのに用いうる高電圧バッファを示す回路図であ
る。Ｃ−MOS技術で製造したバッファは低電源電圧V_CCで
作動するインバータ35を有する。この目的の為に、ソー
ス電源V_CCに接続されたｐチャネルトランジスタと、ソ
ースが接地されたｎチャネルトランジスタとを有する通
常のＣ−MOSインバータをインバータ35として用いるこ
とができる。インバータ35の出力端子は、ソースが接地
されたｎチャネルトランジスタT36とソースが点Ｂに接
続されたｐチャネルトランジスタT37とを有する第２の
インバータの入力端子（接続点Ａ）に接続されている。
点Ｂに印加する電圧は電圧V_CCおよびV_H間で変化せしめ
うる（第７図）。出力信号は出力端子38から取り出しう
る。出力端子38における出力はｐチャネルトランジスタ
T39を経て接続点Ａに帰還され、作動中直流がインバー
タ（T36,T37）を経て流れ出るのを防止するようになっ
ている。更に、トランジスタT39を経て高電圧V_Hが生じ
ている点Ｂに接続されうる接続点Ａからインバータ35を
経て電流が流れうるのを防止する為に、接続点Ａとイン
バータ35の出力端子との間にｎチャネルトランジスタT4
0が接続され、そのゲート電極41が電圧V_CCの点に接続さ
れている。

第６図に示すバッファの作動を説明する為に、その回路
の種々の点に印加しうる電圧の時間線図を第７図に示
す。曲線ａは点Ｂの電圧を示し、曲線ｃはインバータ35
の出力電圧を示す。曲線ｂは出力端子38における出力電
圧を示す。第７図は例えば、インバータ35が電圧V_CCが
点Ｂに印加されている状態から開始する。トランジスタ
T40はそのゲート電圧もV_CCである為遮断しており、また
トランジスタT39は出力端子38が零電圧にある為に導通
している為接続点Ａは電圧V_CCにある。瞬時t₀でインバ
ータ35の所望電圧入力信号は電圧V_CCに向けて増大し始
めると、その出力信号は瞬時t₀で大地電位に向けて減少
し始める。従ってトランジスタT40が導通する為、（依
然として導通しているトランジスタT39の導通程度が極
めてわずかであり、従ってこのトランジスタT39が高い
抵抗値を有するものとすると）接続点Ａも大地電位とな
り、従ってトランジスタT36が遮断しトランジスタT37が
導通する。従って出力端子38における電圧がV_CCに増大
し、これによりトランジスタT39が遮断する。点Ｂにお
ける電圧（第７図の曲線ａ）は瞬時t₁でV_CCからV_H（例
えば20V）に向けて増大し始める。従って出力端子38は
導通しているトランジスタT37を経て電圧V_Hに充電され
る。点Ｂにおける電圧が瞬時t₂で電圧V_CCに向けて減少
し始めると、出力電圧も電圧V_CCに向けて減少し始め
る。インバータ35の入力信号が瞬時t₃で0Vに減少する
と、インバータ35の出力は電圧V_CCに向けて増大する。
接続点Ａにおける電位はV_CC-V_THに増大する。ここにV_TH
はトランジスタT40のしきい値電圧である。トランジス
タT37は少くともほぼ完全に遮断し、トランジスタT36は
導通する為、出力端子38における電位は0Vに減少し、従
ってｐチャネルトランジスタT39は導通し、接続点Ａは
電圧V_CCに向けて充電され、トランジスタT40およびT37
は完全に遮断される。点Ｂにおける電圧を電荷ポンプに
より再び電圧V_Hにする必要がある場合には、接続点Ａも
トランジスタT39を経てV_Hに充電される。従ってトラン
ジスタT37のソースとゲートとの間の電圧差V_gsはこのト
ランジスタのしきい値電圧よりも低く維持される為、こ
のトランジスタは導通しない。これと同時にトランジス
タT40のソース−ゲート電圧差V_gsもしきい値電圧より低
く維持される為（その理由はトランジスタT40のゲート
は電圧V_CCにあり、インバータ35の出力端子に接続され
たこのトランジスタT40のソースも電圧V_CCにある為であ
る）、電流は点ＢからトランジスタT39およびT40を経て
インバータ35に流れ得ない。従ってトランジスタT39を
経る帰還により、直流がバッファを流れるのを防止す
る。

インバータ23は第６図に示すようなバッファを以って構
成でき、一方インバータ35は周辺回路のNAND回路或いは
NOR回路あるいはその他の論理Ｃ−MOSブロックと置き換
えることができる。

第８図はバッファ26と読出し電圧発生器27とを示す回路
図であり、本例の場合読出し電圧発生器を検出回路28と
組合わせてブロック50の形態の構成ユニットとしてあ
る。第８図において破線で囲んだブロック50の部分は文
献“アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド・ステート・サーキュイッツ”、第SC−15巻、第３
号、1980年６月、第311〜315頁（I.E.E.E.Journal of S
olid State Circuits",Vol.SC-15,No.3,June1980,pp.31
1−315）の“珪素MOS記憶セルを用いた8K・EEPROM"（An
8K EEPROM Using the SiMOS Storage Cell"）（ビー・
ジーベル（B.Giebel）氏著）、特に第６図（Fig.6）お
よびその説明に開示された読出し用増幅器と同じ型であ
る。この増幅器はｎ型チャネル入力トランジスタT12を
具え、そのソース領域は接地され、ゲート電極35はライ
ンS₀……S₇の１つに接続されている。トランジスタT12
のドレインは負荷トランジスタT13を経て電源ラインV_CC
に接続されている。この場合トランジスタT13に対しｐ
チャネルトランジスタを用いたが、トランジスタT13に
対しては、上記の文献に記載されている種類のｎチャネ
ルトランジスタ或いは抵抗を用いることもできる。トラ
ンジスタT13のゲート電極は固定電圧点に接続する。増
幅器（インバータ）T12,T13の出力ライン36は２つの直
列接続ｎチャネルトランジスタT14,T15のゲート電極に
接続する。トランジスタT14のソースはトランジスタT12
のゲート35に接続し、トランジスタT14のドレインはト
ランジスタT15のソースに接続する。トランジスタT15の
ドレインは電源ラインV_CCに接続する。トランジスタT14
およびT15間の相互接続点37は抵抗として接続されたト
ランジスタT16のドレインに接続し、このトランジスタT
16のゲートは固定電位点に接続し、そのソースは電源ラ
インV_CCに接続する。この場合に用いたｐチャネルトラ
ンジスタT16の代りに、前記の文献におけるようにゲー
トが電源ラインV_CCに接続されたｎチャネルトランジス
タを用いることもできる。

トランジスタT12〜T16を有する回路の作動に関しては前
記の文献（B.Giebel氏著）を参照しうる。この作動は原
理的に、読出すべきセルが非導通状態にある際にはセル
はわずかな電流しか必要とせず、この電流はトランジス
タT16により完全にトランジスタT14を経て接続ラインS_i
に供給しうるという事実に基づいている。読出すべきセ
ルが導通しており多くの電流を必要とする場合には、こ
れに対応してゲート35における電圧が減少することによ
りこれと対応してトランジスタT15のゲートにおける電
圧が増大し、その結果このトランジスタT15が導通す
る。ゲート35およびこれに接続されたラインS_iにおける
電圧を種々のトランジスタの寸法によって決まる所望電
圧V_Cで一定に保持するのに要する電流はトランジスタT1
5によって供給しうる。

これらの状態中接続点37に生じる電圧変化は、ソースを
大地（負の電源ライン）に接続したｎチャネルトランジ
スタT19と、ソースを正の電源ラインＶ＋に接続したｐ
チャネルトランジスタT20とを有するインバータ段T19,T
20によって検出しうる。トランジスタT19およびT20のド
レインに領域は出力信号を取出しうる出力端子38に接続
する。

第５図におけるバッファ（インバータ）26および31は第
８図では回路51によって示してある。このバッファ回路
51は、この場合ｐチャネルトランジスタT27を出力端子4
5とｎチャネルトランジスタT26との間に介在させている
という点で、第６図に示すバッファの出力段と相違す
る。このトランジスタT27は、トランジスタT30を経て供
給されるゲート信号Ｋが5Vになった際にラインS_iに接続
されたバッファの出力端子45が0Vに放電されないように
する。実際には、トランジスタT27のゲート電圧V_gがそ
のしきい値電圧よりも小さくなる程度に出力端子45が放
電されると、トランジスタT27が遮断し、従って出力端
子45における電圧がブロック50によって決定される。

第９図は第５図のNANDゲート25の一実施例を示す回路図
である。このNANDゲートは２つの並列接続ｐチャネルト
ランジスタT21およびT22を有し、これらのソース領域は
正電源ラインＶ＋に接続されている。これらのドレイン
領域はｎチャネルトランジスタT23のドレインに接続さ
れ、このトランジスタT23のソースはｎチャネルトラン
ジスタT24のドレインに接続されている。トランジスタT
24のソースは接地されている。トランジスタT21およびT
23のゲート電極は相互接続され、情報を表わす入力信号
Ｄに対する入力端子40を構成している。トランジスタT2
2およびT24のゲート電極も相互接続され、書込み信号Ｗ
が供給される入力端子41を構成している。出力信号はト
ランジスタT21,T22のドレイン領域と、トランジスタT23
のドレイン領域との間の接続点における出力端子42に取
出される。

上述した装置は以下のように作動しうる。読出しに際し
てはゲート信号Ｗ＝０およびＤ＝０がNANDゲート25に供
給される。この場合出力信号Ｋは“1"である。従って、
読出し電圧V_C（例えば2V）が選択ラインS_iに供給され
る。信号Ｅ＝０がインバータ30に供給されると、電圧発
生器32から生じる電圧V_CもラインP/Eに供給される。こ
の電圧V_Cは、トランジスタT4,T5を経て、選択されたワ
ードのトランジスタT2のドレインに供給される。これと
同時に電圧V_CはトランジスタT7およびT8を経て、選択さ
れたメモリトランジスタT1のゲート電極にも供給され
る。読出すべきセル中に記憶されている情報に依存して
電流がこのセルに流れたり流れなかったりする。この電
流は装置27,28により電圧に変換されたり検出されたり
しうる。

書込みに際しては、トランジスタT3（第５図）を遮断さ
せることによりメモリトランジスタのソース領域をフロ
ーティング（浮動）電位にしうる。書込み信号Ｗ＝１は
NANDゲート25に供給され、信号Ｅ＝０はインバータ30に
供給される。従って、この場合も電圧V_CがラインP/Eに
印加される。ラインS_iに供給される電圧はデータ信号Ｄ
に依存する。Ｄ＝１である場合にはNANDゲート25から出
力信号Ｋ＝０が生ぜしめられる。接続されたラインS_iは
バッファ26により高電圧レベルHV（例えば20V）に充電
される。従ってHV−V_THの電圧が選択されたメモリトラ
ンジスタにドレインに印加され、電圧V_Cがこのトランジ
スタのゲート電極に印加される。従って正の電荷がフロ
ーティングゲートに与えられ、これによりしきい値電圧
が低レベルに移ることによりセルに書込みが行なわれ
る。Ｄ＝０の場合、Ｋ＝１となり、V_Cが関連のメモリト
ランジスタのドレインに印加される。この場合セルの内
容は変更されない。

消去に際しては、Ｗ＝0,D＝０およびＥ＝１とする。読
出し電圧V_CがラインS_iに供給され、この電圧はメモリト
ランジスタのドレインにも供給される。これと同時にラ
インP/Eが高電圧レベルHVに充電される。この高電圧か
ら１つのしきい値電圧を引いた値の電圧がメモリトラン
ジスタのゲート電極に供給される。フローティングゲー
トとゲート電極との間は容量的に強く結合されている
為、フローティングゲートもドレインに比べ高い正電圧
を受ける。薄肉のトンネル酸化物18の為に、強い電界が
生じ、従って電子は領域16（第３図）からフローティン
グゲート17に突抜けることができ、フローティングゲー
ト17に負の電荷が与えられる。この状態で関連のトラン
ジスタのしきい値電圧が高い値に増大し、従って通常の
電圧では読出し中トランジスタに最早や電流が流れな
い。

本発明の効果を説明する為に、第１図のＸ−Ｘ線上を断
面としたメモリ装置の一部の線図的断面図を第10図に示
す。この部分は、主として、同じワードの２つの隣接す
るセル間のワードライン14の下側の領域を有する。この
第10図には、主として厚肉の酸化物８上に延在するワー
ドライン14を示してあり、破線は線図的に示す接続ライ
ン12aおよび12bを有する２つの隣接するセルのトランジ
スタT2のドレイン領域11aおよび11b間の寄生チャネルを
示す。他の部分は図面を明瞭とする為に第10図に示して
いない。第１列のトランジスタT7（第５図）およびトラ
ンジスタT2間には同様な第２寄生素子が存在する。双方
のセルが消去されており、そのうち領域11aが一部を成
すセルに書込みを行う必要があり、領域11bが一部を成
すセルの内容は変化させないままに維持する必要がある
ものとする。このワードと関連する共通ゲート電極20に
は電圧V_Cを印加し、第10図における左側のセルのドレイ
ン領域4,11aには高電圧VHを印加する。第10図における
右側のセルの情報を変化させないようにする為に、低電
圧V_Cをビットライン12bを経てドレイン11bに印加する。
また領域11aをほぼ電圧HVまで高めうるようにする為
に、ワードライン14に電圧HVを印加する。この状態で
は、領域11aをドレインとして、領域11bをソースとし
て、ワードライン14をゲート電極として、フィールド酸
化物８をゲート誘電体として有する第10図に示す寄生MO
Sトランジスタが機能しうる。MOSトランジスタのしきい
値電圧は、ソース領域と基板との間に電圧（電界）が印
加されない場合に一般に式で表わすことができる。この式中、V_FBはフラットバン
ド電圧を示し、この電圧はφ_MS（ゲート電極と珪素との
間の仕事関数の差）からQ_OX／C_OXを引いた値に等しい。
ここにQ_OXは酸化物の電荷を示し、C_OXは酸化物の容量
（キャパシタンス）を示す。また量φ_ｆはドーピング濃
度に依存する半導体材料のフェルミ電位を示す。量ｋは
“ボディファクタ”と称され、に等しい。ここにｑは単位電荷量であり、Ｎは基板のド
ーピング濃度であり、εは基板の比誘電率である。上記
の式を用いた計算から、通常のドーピング濃度を有する
ｐ型基板で、酸化物の厚さが0.5μｍである場合、第10
図に示す寄生電界効果トランジスタのしきい値電圧は約
10〜12Vであることが分る。

トンネル酸化物18にまたがって最大の電界を得る為に
は、ゲート電極20および領域11bの双方を接地電位に補
正するのが一般的である。この状態では、双方の寄生ト
ランジスタが導電しうるようになり、従ってこれら寄生
トランジスタに電流が流れる。この電流は高電圧を発生
する作用をする電荷ポンプにより供給する必要がある。
比較的大きな寄生漏洩電流の為に、電荷ポンプにより発
生させられる電圧はしばしば最初に期待した値よりも可
成り小さくなる。本発明により、接地電位ではなく比較
的小さな読出し電圧V_Cを領域11bおよびゲート電極20に
印加すると、上述した欠点を大部分除去しうる。この場
合、第10図に示すMOSトランジスタのしきい値電圧はとなる。

第11図は第10図に示す寄生MOSトランジスタに対するV_TH
の変化をV_Cの関数として示す。このトランジスタに対す
るボディファクタｋは約であり、このようにボディファクが大きいのは特にC_OX
の値が低いことによる。ファクタｋが高い為にV_THはV_C
の関数として急激に増大する。ここに記載した実施例で
は、約20Vの寄生しきい値電圧を得るのにV_Cの値を2V
（読出し電圧）とすれば充分である。従って、書込みに
当って電圧V_Cをゲート電極20に印加し、これによりまず
最初にトンネル酸化物にまたがる電界を減少させると、
寄生チャネル形成を抑圧することができる。その結果、
実際に電荷ポンプにより通常の作動モードにおけるより
も高い電圧を発生せしめることができ、従ってトンネル
酸化物にまたがる前記のわずかな電圧損失を充分に補償
せしめることができる。

書込みモードに対する上述した種類の問題は、高電圧を
ゲート電極20に印加し、低電圧を領域11,4,16に印加す
ることによりトンネル酸化物にまたがって電界を加える
所定の条件の下での消去中にも生じるおそれがある。こ
の状態では本発明により接地電位ではなく、低い読出し
電圧V_Cを領域11,4,16に印加することにより、第５図に
おける第１列のトランジスタT7およびトランジスタT2間
の前記の第２寄生素子が作動するのを防止しうる。

本発明は上述した実施例に限定されずも、幾多の変更を
加えうること勿論である。例えばフローティングゲート
をトンネル機構により充電或いは放電させずに、電荷転
送をなだれ降服により得られる熱い電荷キャリアにより
行なうようにしたメモリにも本発明を用いることができ
る。更に、情報記憶領域をフローティングゲートを以っ
て構成せず、酸化珪素および窒化珪素のような２つの異
なる誘電体間の中間層を以って構成したメモリにも本発
明を用いうる。

上述した実施例では、上述したブロックとは異なる駆動
ブロックを用いることもできる。更に、すべての導電型
を反転させることができる。

また本発明は、書込み作動が上述したのと同様に行なわ
れるも、消去作動が例えば紫外線を用いた照射により行
なわれるEPROMに用いても有利である。

【図面の簡単な説明】

第１図は、本発明が関連する型のメモリ装置の一部を示
す線図的平面図、第２図は、第１図のII−II線上を断面とし矢の方向に見
た断面図、第３図は、第１図のIII−III線上を断面とし矢の方向に
見た断面図、第４図は、第１図のIV−IV線上を断面とし矢の方向に見
た断面図、第５図は、このメモリ装置の一部を多数の駆動ブロック
と一緒に示す電気回路図、第６図は、第５図のインバータ23に対するバッファ回路
を示す電気回路図、第７図は、第６図に示すバッファの種々の回路点に生じ
る電圧を時間の関数として示す電圧形状線図、第８図は、第５図におけるブロック26,27および28,30を
示す電気回路図、第９図は、第５図におけるNANDゲート
25を示す電気回路図、第10図は、第１図におけるＸ−Ｘ線上を断面として寄生
トランジスタを示す断面図、第11図は、第10図に示す寄生トランジスタにしきい値電
圧とこのトランジスタのソースにおける電圧との間の関
数を示す線図である。１……半導体本体、２……表面３……T₁のソース領域４……T₁のドレイン領域（T₂のソース領域） 5,22……チャネル領域６……絶縁酸化物層（ゲート酸化物） 7,7^*……フローティングゲート８……フィールド酸化物パターン９……導体細条、10……接点窓 12……ビット／読出しライン 11……T₂のドレイン領域 13……接点、14……ワードライン 15……厚肉酸化物層、16……ｎ型表面領域 17……７の延長部分 18……酸化物層（トンネル酸化物） 19……絶縁酸化物層、20……ゲート電極 21……孔、28……インバータ 24……入出力ブロック、25……NANDゲート 26,30,31,35……インバータ 27……読出し電圧発生器 28……電流検出回路、32……電圧発生器 51……バッファ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者コルネリス・デイエトウイン・ハルトフリングオランダ国5621 ベーアーアインドーフエンフルーネヴアウツウエツハ１ (56)参考文献特開昭53−130990（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】半導体本体を具える半導体装置であって、
この半導体本体の表面には、各メモリセルが絶縁ゲート
電界効果トランジスタを有する型の不揮発性メモリ装置
が設けられ、記憶情報に依存する前記絶縁ゲート電界効
果トランジスタしきい値電圧はチヤネル領域を被覆する
絶縁層中に規制された電荷蓄積領域中に蓄積しうる電荷
によって決定され、前記のトランジスタは更に前記の電
荷蓄積領域に容量的に結合されたゲート電極と、第１導
電型のソースおよびドレイン領域とを具えており、これ
らソースおよびドレイン領域はこれら領域を囲む第２導
電型の半導体本体の層状部分からｐ−ｎ接合により分離
されており、作動中半導体本体の層状部分に所定の電
圧、例えば電源電圧を印加する為の手段が設けられ、消
去および書込みの双方またはいずれか一方に際しゲート
電極と、第１導電型の前記のソースおよびドレイン領域
のうちのいずれか一方に接続され且つ前記の絶縁層に隣
接する第１導電型の導電性領域との間に電圧差を印加す
る手段が設けられ、この電圧差により前記の絶縁層にま
たがって電界を生ぜしめ、この電界により前記の電荷蓄
積領域と前記の導電性領域との間に電荷の流れを生ぜし
めうるようにした半導体装置において、消去および書込
みの双方またはいずれか一方に際し、前記のトランジス
タのソースおよびドレイン領域のうちの少なくとも一方
の領域に、当該領域と半導体本体の層状部分との間のｐ
−ｎ接合が全消去或いは書込みサイクル中逆バイアスさ
れるような少なくともほぼ一定の電圧であって読出し中
当該領域に印加される電圧と実際上同じ値を有する電圧
を印加し、これにより前記の少なくとも一方の領域に隣
接する寄生チャネルの形成を防止するようにする他の手
段を設け、前記のｐ−ｎ接合にまたがるこの電圧は電荷
蓄積領域と導電性領域との間に電荷の流れを生ぜしめる
為にゲート電極と導電性領域との間に印加する前記の電
圧差よりも低くするようにしたことを特徴とする半導体
装置。
【請求項２】特許請求の範囲第１項に記載の半導体装置
において、前記の電荷蓄積領域は、ゲート電極と半導体
本体の表面との間の絶縁層中に埋込まれたフローティン
グゲート電極を有し、このフローティングゲート電極
は、トランジスタのソースおよびドレイン領域のうちの
少なくとも一方の領域であって消去電圧およびプログラ
ミング電圧の双方またはいずれか一方を印加する為に用
いられる前記の基板領域をも構成する領域の上方に延在
していることを特徴とする半導体装置。
【請求項３】特許請求の範囲第２項に記載の半導体装置
において、前記のフローティングゲートは絶縁層により
前記の一方の領域から分離されており、この絶縁層は、
書込みおよび消去の双方またはいずれか一方が少なくと
も殆んど量子トンネル機構により行われる程度に薄肉と
したことを特徴とする半導体装置。
【請求項４】特許請求の範囲第１または２項に記載の半
導体装置において、消去および書込みの双方またはいず
れか一方中トランジスタの他方の領域を電気的にフロー
ティングとさせる手段が設けられていることを特徴とす
る半導体装置。