JPH067549B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH067549B2 JPH067549B2 JP58131374A JP13137483A JPH067549B2 JP H067549 B2 JPH067549 B2 JP H067549B2 JP 58131374 A JP58131374 A JP 58131374A JP 13137483 A JP13137483 A JP 13137483A JP H067549 B2 JPH067549 B2 JP H067549B2
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- Japan
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- layer
- interlayer insulating
- insulating layer
- metal wiring
- semiconductor device
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、製造歩留りおよび信頼性を向上できる半導
体装置に関する。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a semiconductor device capable of improving manufacturing yield and reliability.
近年、半導体集積回路の高密度化，高集積化に伴なっ
て、ペレットサイズが大形化し、樹脂封止等のパッケー
ジング時、あるいはシステムに組込んだ状態での熱的な
ストレスによって発生する歪や応力により、ペレットク
ラック、パッシベーション膜クラック、および金属配線
層のずれ等が生じ易くなり、歩留りおよび信頼性の低下
が大きな問題となっている。In recent years, as semiconductor integrated circuits have become higher in density and higher in integration, the pellet size has become larger, and occurs due to thermal stress during packaging such as resin encapsulation or in the state of being incorporated in a system. Due to strain and stress, pellet cracks, passivation film cracks, shifts of metal wiring layers, and the like are likely to occur, and yield and reliability are serious problems.
第１図は、従来のMOS型半導体装置の基本構成を示して
いる、図において、１１はｎ形の半導体基板で、この半
導体基板１１の一表面領域内にはｐ＋形の不純物領域１
２１，１２２が形成され、上記半導体基板１１の表面上
には熱酸化膜１３が選択的に形成されている。上記半導
体基板１１上には、層間絶縁層（ドープドCVD層あるい
はＳｉＯ2膜）１４が選択的に形成され、この層間絶縁
層１４上にはアルミニウム等から成る金属配線層１５が
形成される。さらに、上記金属配線層１５上および層間
絶縁層１４上には、これらを保護するパッシベーション
層１６が形成されている。FIG. 1 shows the basic structure of a conventional MOS semiconductor device. In the figure, 11 is an n-type semiconductor substrate, and a p + -type impurity region 1 is provided in one surface region of the semiconductor substrate 11.
2 1 and 12 2 are formed, and the thermal oxide film 13 is selectively formed on the surface of the semiconductor substrate 11. An interlayer insulating layer (doped CVD layer or SiO 2 film) 14 is selectively formed on the semiconductor substrate 11, and a metal wiring layer 15 made of aluminum or the like is formed on the interlayer insulating layer 14. Further, a passivation layer 16 is formed on the metal wiring layer 15 and the interlayer insulating layer 14 to protect them.
上記第１図を模式的に表わすと第２図に示すようにな
る。図において、前記第１図に対応する部分に同じ符号
を付す。すなわち、素子が形成された半導体基体１０上
に層間絶縁層１４および金属配線層１５が順次積層形成
され、これらをパッシベーション層１６で被覆した構成
となっている。なお、１７はボンディングパッドであ
る。The above-mentioned FIG. 1 is schematically shown in FIG. In the figure, parts corresponding to those in FIG. 1 are designated by the same reference numerals. That is, the interlayer insulating layer 14 and the metal wiring layer 15 are sequentially laminated on the semiconductor substrate 10 on which the element is formed, and these are covered with the passivation layer 16. Reference numeral 17 is a bonding pad.
しかし、上記のような構成では、層間絶縁層１４上に形
成した金属配線層１５により、パッシベーション層１６
に大きな凹凸（段差）が生じ、外囲器（樹脂）への封止
の際、あるいはシステムに組込まれた状態での熱ストレ
スによる歪や応力が上記段差部に集中し易く、これによ
って前述したペレットクラック、パッシベーション膜ク
ラック、および金属配線層のずれ等が生ずる欠点があ
る。However, in the above configuration, the metal wiring layer 15 formed on the interlayer insulating layer 14 causes the passivation layer 16 to be formed.
Large unevenness (step) is generated on the step, and distortion or stress due to thermal stress during sealing in the envelope (resin) or in the state of being incorporated into the system is likely to be concentrated on the step portion, which is mentioned above. There are drawbacks such as pellet cracks, passivation film cracks, and displacement of metal wiring layers.
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ペレットクラック、パッシベ
ーション膜クラック、および金属配線層のずれ等を低減
でき、製品歩留りおよび信頼性を向上できるすぐれた半
導体装置を提供することである。The present invention has been made in view of the above circumstances,
It is an object of the present invention to provide an excellent semiconductor device capable of reducing pellet cracks, passivation film cracks, displacement of metal wiring layers, and the like, and improving product yield and reliability.
すなわち、この発明の半導体装置は、素子の形成された
半導体基体と、この半導体基体上に形成される層間絶縁
層と、この層間絶縁層に形成されたコンタクトホールを
介して上記素子に電気的に接続される金属配線層と、こ
の金属配線層上および上記層間絶縁層上に形成されるパ
ッシベーション層とを具備し、上記金属配線層における
上記素子とのコンタクト領域を上記コンタクトホール内
の層間絶縁層上に形成し、配線領域を上記層間絶縁層に
埋設することにより、上記金属配線層におけるコンタク
ト領域の上面と配線領域の上面の半導体基体表面からの
距離の差を小さくし、上記パッシベーション層の段差を
少なくしたことを特徴とする。That is, the semiconductor device of the present invention electrically connects to the element through the semiconductor substrate having the element, the interlayer insulating layer formed on the semiconductor substrate, and the contact hole formed in the interlayer insulating layer. A metal wiring layer connected to the metal wiring layer; and a passivation layer formed on the metal wiring layer and on the interlayer insulating layer. The contact region of the metal wiring layer with the element is an interlayer insulating layer in the contact hole. And the wiring region is embedded in the interlayer insulating layer, the difference in distance between the upper surface of the contact region and the upper surface of the wiring region from the surface of the semiconductor substrate in the metal wiring layer is reduced, and a step of the passivation layer is formed. It is characterized by reducing.
以下、この発明の一実施例について図面を参照して説明
する。第３図において、前記第１図あるいは第２図と同
一構成部には同じ符号を付してその説明は省略する。す
なわち、金属配線層１５を層間絶縁層１４に埋設したも
ので、以下に記すようにして形成する。まず、素子形成
の終了した半導体基体１０上に、CVD法により層間絶縁
層１４を形成する。この層間絶縁層１４の厚みは、絶縁
層として必要な厚さよりも金属配線層１５の分だけ厚く
設定する。次に、上記層間絶縁層１４におけるコンタク
ト領域Ａおよび配線領域Ｂにドライエッチングを施す。
次に、上記配線領域Ｂにエッチング保護膜を被覆し、コ
ンタクト領域Ａにさらに選択的にドライエッチングを行
なって開口を形成してコンタクトホールとする。次に、
上記配線領域Ｂに設けたエッチング保護膜を除去して、
層間絶縁層１４上に配線用金属（たとえばアルミニウ
ム）を蒸着する。その後、配線およびコンタクト領域を
除いて上記蒸着した配線用金属層をエッチングして除去
する。そして、上記層間絶縁層１４および金属配線層１
５上にパッシベーション層１６を形成する。An embodiment of the present invention will be described below with reference to the drawings. In FIG. 3, the same components as those in FIG. 1 or 2 are designated by the same reference numerals and the description thereof will be omitted. That is, the metal wiring layer 15 is buried in the interlayer insulating layer 14, and is formed as described below. First, the interlayer insulating layer 14 is formed by the CVD method on the semiconductor substrate 10 on which element formation has been completed. The thickness of the interlayer insulating layer 14 is set to be thicker than the thickness required for the insulating layer by the amount of the metal wiring layer 15. Next, the contact region A and the wiring region B in the interlayer insulating layer 14 are dry-etched.
Next, the wiring region B is covered with an etching protection film, and the contact region A is further selectively dry-etched to form an opening to form a contact hole. next,
By removing the etching protection film provided in the wiring region B,
A wiring metal (for example, aluminum) is deposited on the interlayer insulating layer 14. After that, the vapor-deposited wiring metal layer is removed by etching except the wiring and the contact region. Then, the interlayer insulating layer 14 and the metal wiring layer 1
A passivation layer 16 is formed on the layer 5.
上記第３図の半導体装置を模式的に表わすと第４図に示
すようになる。図において、上記第３図に対応する部分
に同じ符号を付す。このような構成によれば、ペレット
表面の段差を最小限に抑えることができ、外囲器への封
止時およびシステムへの組込み後に発生する熱的ストレ
スによる歪や応力の集中を抑制できるのでペレットクラ
ック、パッシベーション膜クラック、および配線用金属
層のずれ等を防止でき、製品歩留りおよび信頼性を向上
できる。また、ペレット表面の段差を少なくすることに
より、パッシベーション膜を蒸着した後の欠陥を減少で
き、樹脂封止型半導体装置の弱点である耐湿性の向上を
も計ることができる。The semiconductor device of FIG. 3 is schematically shown in FIG. In the figure, parts corresponding to those in FIG. 3 are designated by the same reference numerals. With such a configuration, it is possible to minimize the level difference on the pellet surface, and it is possible to suppress strain and stress concentration due to thermal stress that occurs during sealing in the envelope and after installation in the system. Pellet cracks, passivation film cracks, wiring metal layer shifts, and the like can be prevented, and product yield and reliability can be improved. Further, by reducing the level difference on the pellet surface, defects after vapor deposition of the passivation film can be reduced, and moisture resistance, which is a weak point of the resin-encapsulated semiconductor device, can be improved.
第５図は、温度サイクルテストによるパッシベーション
層クラックと金属配線層のずれの発生率を示している。
図示するように、本発明による半導体装置は、従来のも
のに比べてペレット面積の増大による不良発生率が低減
している。なお、温度サイクルテストの温度設定は、−
５５℃〜＋１５０℃の範囲である。FIG. 5 shows the rate of occurrence of cracks in the passivation layer and displacement of the metal wiring layer due to the temperature cycle test.
As shown in the figure, in the semiconductor device according to the present invention, the defect occurrence rate due to the increase in the pellet area is reduced as compared with the conventional device. The temperature setting for the temperature cycle test is-
It is in the range of 55 ° C to + 150 ° C.
第６図は、この発明の他の実施例を示すもので、ボンデ
ィングパッド１７を層間絶縁層１４上に設けたものであ
る。このような構成においては、ボンディングパッド１
７の近傍に歪や応力の集中が生ずるが、従来のものに比
べてその割合は少なく、ボンディング時の半導体装置に
対するダメージを低減できる。FIG. 6 shows another embodiment of the present invention, in which the bonding pad 17 is provided on the interlayer insulating layer 14. In such a configuration, the bonding pad 1
Strains and stress are concentrated in the vicinity of 7, but the ratio is smaller than that of the conventional one, and damage to the semiconductor device during bonding can be reduced.
以上説明したようにこの発明によれば、ペレットクラッ
ク、パッシベーション膜クラック、および金属配線層の
ずれ等を低減でき、製品歩留りおよび信頼性を向上でき
るすぐれた半導体装置が得られる。As described above, according to the present invention, it is possible to obtain an excellent semiconductor device that can reduce pellet cracks, passivation film cracks, metal wiring layer shifts, and the like, and can improve product yield and reliability.
第１図は従来の半導体装置を説明するための断面構成
図、第２図は上記第１図の半導体装置を模式的に示す
図、第３図はこの発明の一実施例に係る半導体装置の断
面構成図、第４図は上記第３図の半導体装置を模式的に
示す図、第５図は従来およびこの発明の一実施例に係る
半導体装置の温度サイクルテストの結果を示す図、第６
図はこの発明の他の実施例を模式的に示す図である。 １０…半導体基体、１４…層間絶縁層、１５…金属配線
層、１６…パッシベーション層。FIG. 1 is a sectional configuration diagram for explaining a conventional semiconductor device, FIG. 2 is a diagram schematically showing the semiconductor device of FIG. 1, and FIG. 3 is a semiconductor device according to an embodiment of the present invention. Sectional view, FIG. 4 is a diagram schematically showing the semiconductor device of FIG. 3, FIG. 5 is a diagram showing results of a temperature cycle test of a semiconductor device according to an embodiment of the present invention, and FIG.
The figure is a diagram schematically showing another embodiment of the present invention. 10 ... Semiconductor substrate, 14 ... Interlayer insulating layer, 15 ... Metal wiring layer, 16 ... Passivation layer.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 29/784
Claims (1)
体基体上に形成される層間絶縁層と、この層間絶縁層に
形成されたコンタクトホールを介して上記素子に電気的
に接続される金属配線層と、この金属配線層上および上
記層間絶縁層上に形成されるパッシベーション層とを具
備し、上記金属配線層における上記素子とのコンタクト
領域を上記コンタクトホール内の層間絶縁層上に形成
し、配線領域を上記層間絶縁層に埋設することにより、
上記金属配線層におけるコンタクト領域の上面と配線領
域の上面の半導体基体表面からの距離の差を小さくし、
上記パッシベーション層の段差を少なくしたことを特徴
とする半導体装置。1. A semiconductor substrate on which an element is formed, an interlayer insulating layer formed on the semiconductor substrate, and a metal electrically connected to the element through a contact hole formed in the interlayer insulating layer. A wiring layer and a passivation layer formed on the metal wiring layer and on the interlayer insulating layer, and forming a contact region of the metal wiring layer with the element on the interlayer insulating layer in the contact hole. By embedding the wiring region in the interlayer insulating layer,
The difference in distance between the upper surface of the contact region and the upper surface of the wiring region in the metal wiring layer from the semiconductor substrate surface is reduced,
A semiconductor device characterized in that the step difference in the passivation layer is reduced.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131374A JPH067549B2 (en) | 1983-07-19 | 1983-07-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131374A JPH067549B2 (en) | 1983-07-19 | 1983-07-19 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022324A JPS6022324A (en) | 1985-02-04 |
| JPH067549B2 true JPH067549B2 (en) | 1994-01-26 |
Family
ID=15056442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131374A Expired - Lifetime JPH067549B2 (en) | 1983-07-19 | 1983-07-19 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067549B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229858A (en) * | 1986-02-21 | 1987-10-08 | Mitsubishi Electric Corp | Semiconductor device |
| JPS63244859A (en) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JP2541028Y2 (en) * | 1989-11-17 | 1997-07-09 | ソニー株式会社 | Semiconductor device |
| JP4627399B2 (en) * | 2003-07-30 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | Vertical field effect transistor and manufacturing method thereof |
-
1983
- 1983-07-19 JP JP58131374A patent/JPH067549B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6022324A (en) | 1985-02-04 |
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