JPH067574B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH067574B2 JPH067574B2 JP62082302A JP8230287A JPH067574B2 JP H067574 B2 JPH067574 B2 JP H067574B2 JP 62082302 A JP62082302 A JP 62082302A JP 8230287 A JP8230287 A JP 8230287A JP H067574 B2 JPH067574 B2 JP H067574B2
- Authority
- JP
- Japan
- Prior art keywords
- pull
- gate
- transistor
- output buffer
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプルアップ抵抗またはプルダウン抵抗を有する
半導体装置に関する。
半導体装置に関する。
従来この種の半導体装置は図３に示す様に、プルアップ
抵抗，プルダウン抵抗は出力バッファとは別にドレイ
ン，ゲート，ソースを形成してトランジスタ抵抗として
いた。図はプルダウン抵抗を有する入出力バッファの概
略図である。
抵抗，プルダウン抵抗は出力バッファとは別にドレイ
ン，ゲート，ソースを形成してトランジスタ抵抗として
いた。図はプルダウン抵抗を有する入出力バッファの概
略図である。
上述した従来の半導体装置は、プルアップ抵抗，プルダ
ウン抵抗をトランジスタ抵抗で形成する際出力バッファ
とはまったく別個にドレインゲート，ソースをつくるの
で、その分面積を広く取る必要があった。これはチップ
面積の増大すなわち低歩留りコスト高となる欠点があっ
た。
ウン抵抗をトランジスタ抵抗で形成する際出力バッファ
とはまったく別個にドレインゲート，ソースをつくるの
で、その分面積を広く取る必要があった。これはチップ
面積の増大すなわち低歩留りコスト高となる欠点があっ
た。
本発明の半導体装置は、トランジスタ抵抗でプルアップ
抵抗，プルダウン抵抗を形成するとき該トランジスタ抵
抗のゲート部は出力バッファの最終段のトランジスタ
の、ゲートのコンタクト部としドレイン部は出力バッフ
ァの最終段のトランジスタの拡散層を用いている。
抵抗，プルダウン抵抗を形成するとき該トランジスタ抵
抗のゲート部は出力バッファの最終段のトランジスタ
の、ゲートのコンタクト部としドレイン部は出力バッフ
ァの最終段のトランジスタの拡散層を用いている。
次に本発明について図面を参照して説明する。
第１図は本発明を施した、出力バッファの最終段のＮチ
ャネル型トランジスタ部の概略図である。１はゲート，
２はゲートのコンタクト部，３は出力トランジスタのＮ
＋拡散層である。４は２と同様出力バッファの最終段の
トランジスタのゲートのコンタクト部であるがプルダウ
ン抵抗使用時にはゲートコンタクト部そのものがゲート
となる。５はプルダウン抵抗用のＮ＋拡散層である。実
際にプルダウン抵抗として使用するときは、５のＮ＋拡
散層はソース、４のゲートは常にハイレベルとし、３の
Ｎ＋拡散層はドレインとなってＰＡＤにつなげることに
よってプルダウンのトランジスタ抵抗となる。
ャネル型トランジスタ部の概略図である。１はゲート，
２はゲートのコンタクト部，３は出力トランジスタのＮ
＋拡散層である。４は２と同様出力バッファの最終段の
トランジスタのゲートのコンタクト部であるがプルダウ
ン抵抗使用時にはゲートコンタクト部そのものがゲート
となる。５はプルダウン抵抗用のＮ＋拡散層である。実
際にプルダウン抵抗として使用するときは、５のＮ＋拡
散層はソース、４のゲートは常にハイレベルとし、３の
Ｎ＋拡散層はドレインとなってＰＡＤにつなげることに
よってプルダウンのトランジスタ抵抗となる。
第２図は、第１図に金属配線を施し、プルダウン付入力
バッファとした入出力バッファ部の概略図である。第２
図で斜線部は金属配線を表わしている。
バッファとした入出力バッファ部の概略図である。第２
図で斜線部は金属配線を表わしている。
６の金属配線は接地電位に接続されており、７はソース
のコンタクトである。８の金属配線はプルダウンのトラ
ンジスタ抵抗を常にＯＮ状態とするためハイクランプさ
れており、９はゲートのコンタクトである。
のコンタクトである。８の金属配線はプルダウンのトラ
ンジスタ抵抗を常にＯＮ状態とするためハイクランプさ
れており、９はゲートのコンタクトである。
１０はドレイン側のコンタクトであるが、プルダウント
ランジスタ以外のところでも数多くコンタクトを取って
いるのはＮ＋拡散層の容量で静電耐圧を向上させるため
である。３のドレインから１１のＰＡＤに金属配線でつ
ながっている。
ランジスタ以外のところでも数多くコンタクトを取って
いるのはＮ＋拡散層の容量で静電耐圧を向上させるため
である。３のドレインから１１のＰＡＤに金属配線でつ
ながっている。
１２は入力保護の抵抗部であり、１３は入力バッファに
つながる金属配線である。
つながる金属配線である。
図からわかる様にトランジスタ抵抗の通常の構成法に比
べゲート，ドレインの分がないのでレイアウト面積を小
さくできる。
べゲート，ドレインの分がないのでレイアウト面積を小
さくできる。
以上説明した様に本発明は出力バッファの最終段のトラ
ンジスタのゲートのコンタクト部をプルアップまたはプ
ルダウン抵抗のゲートとし、最終の拡散層を抵抗のドレ
インとすることによってプルアップ抵抗，プルダウン抵
抗の面積を小さくすることができ、チップレイアウト面
積の減少、すなわち高歩留り，低価格の半導体装置を実
現できる効果がある。
ンジスタのゲートのコンタクト部をプルアップまたはプ
ルダウン抵抗のゲートとし、最終の拡散層を抵抗のドレ
インとすることによってプルアップ抵抗，プルダウン抵
抗の面積を小さくすることができ、チップレイアウト面
積の減少、すなわち高歩留り，低価格の半導体装置を実
現できる効果がある。
第１図は本発明を施した出力バッファ部の最終段トラン
ジスタの概略図、第２図は第１図に金属配線を施しプル
ダウン付入力バッファとした一実施例、第３図はプルダ
ウン抵抗を有する入出力バッファ部の概略図。 １……ゲート、２……ゲートのコンタクト部、３……出
力トランジスタのＮ＋拡散層、４……プルダウン抵抗の
ゲート、５……プルダウン抵抗のソース、６……接地電
位の金属配線、７……ソースのコンタクト、８……ハイ
クランプされた金属配線、９……ゲートのコンタクト、
１０……ドレインのコンタクト、１１……ＰＡＤ、１２
……入力保護の抵抗部、１３……入力バッファにつなが
る金属配線、１４……プルアップ抵抗のドレイン部。
ジスタの概略図、第２図は第１図に金属配線を施しプル
ダウン付入力バッファとした一実施例、第３図はプルダ
ウン抵抗を有する入出力バッファ部の概略図。 １……ゲート、２……ゲートのコンタクト部、３……出
力トランジスタのＮ＋拡散層、４……プルダウン抵抗の
ゲート、５……プルダウン抵抗のソース、６……接地電
位の金属配線、７……ソースのコンタクト、８……ハイ
クランプされた金属配線、９……ゲートのコンタクト、
１０……ドレインのコンタクト、１１……ＰＡＤ、１２
……入力保護の抵抗部、１３……入力バッファにつなが
る金属配線、１４……プルアップ抵抗のドレイン部。
Claims (1)
- 【請求項１】相補型ＭＯＳのゲートアレイマスタスライ
スの入出力バッファ部において、プルアップ抵抗または
プルダウン抵抗を形成するトランジスタ抵抗のゲート部
は出力バッファの最終段のトランジスタの、ゲートのコ
ンタクト部とし、ドレイン部は出力バッファの最終段の
トランジスタの拡散層としたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082302A JPH067574B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082302A JPH067574B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246845A JPS63246845A (ja) | 1988-10-13 |
| JPH067574B2 true JPH067574B2 (ja) | 1994-01-26 |
Family
ID=13770755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082302A Expired - Lifetime JPH067574B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067574B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69630864T2 (de) * | 1996-01-31 | 2004-11-04 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza | Verfahren zur Herstellung nichtflüchtiger Speicheranordnungen mit Tunneloxid |
-
1987
- 1987-04-02 JP JP62082302A patent/JPH067574B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63246845A (ja) | 1988-10-13 |
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