JPH0677400B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0677400B2 JPH0677400B2 JP62286705A JP28670587A JPH0677400B2 JP H0677400 B2 JPH0677400 B2 JP H0677400B2 JP 62286705 A JP62286705 A JP 62286705A JP 28670587 A JP28670587 A JP 28670587A JP H0677400 B2 JPH0677400 B2 JP H0677400B2
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- JP
- Japan
- Prior art keywords
- selector
- circuit
- serial
- activation signal
- stage
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、複数の被選択回路と、該複数の被選択回路に
順次選択信号を出力する、縦続接続された複数のセレク
タから成るシリアル・セレクタ回路であって、各段セレ
クタは、前段セレクタよりの能動化信号を受け、該能動
化信号により能動化されて上記選択信号を出力すると共
に後段セレクタに能動化信号を出力する構成であるシリ
アル・セレクタ回路とを有する半導体集積回路装置に関
するものであり、特に不良被選択回路を正常な被選択回
路に置き換えるための手段を設けた半導体集積回路装置
を提供するものである。
順次選択信号を出力する、縦続接続された複数のセレク
タから成るシリアル・セレクタ回路であって、各段セレ
クタは、前段セレクタよりの能動化信号を受け、該能動
化信号により能動化されて上記選択信号を出力すると共
に後段セレクタに能動化信号を出力する構成であるシリ
アル・セレクタ回路とを有する半導体集積回路装置に関
するものであり、特に不良被選択回路を正常な被選択回
路に置き換えるための手段を設けた半導体集積回路装置
を提供するものである。
＜従来の技術＞ まず、従来の半導体集積回路装置の構成をDRAMの場合を
例にとり詳細に説明する。
例にとり詳細に説明する。
第８図は従来のDRAMの構成図である。
図に於いて、MA′はメモリセル・アレイ、RD′は行デコ
ーダ、SA′はセンスアンプ、DH′はデータ保持回路、
Ｔ′1,…,T′ｎはＮチャネルMOSトランジスタ、IO′はI
/Oポート、SS′は、ｓ′０信号入力に基づき上記MOSト
ランジスタＴ′1,…,T′ｎを順次オンさせる選択信号
ｓ′1,…,s′ｎを出力する、縦続接続されたｎ個のセレ
クタＳ′1,…,S′ｎから成るシリアル・セレクタ回路
（列セレクタ）である。上記各セレクタの構成を第９図
に示す。同図に於いて、CK′はクロック信号、RST′は
リセット信号である。
ーダ、SA′はセンスアンプ、DH′はデータ保持回路、
Ｔ′1,…,T′ｎはＮチャネルMOSトランジスタ、IO′はI
/Oポート、SS′は、ｓ′０信号入力に基づき上記MOSト
ランジスタＴ′1,…,T′ｎを順次オンさせる選択信号
ｓ′1,…,s′ｎを出力する、縦続接続されたｎ個のセレ
クタＳ′1,…,S′ｎから成るシリアル・セレクタ回路
（列セレクタ）である。上記各セレクタの構成を第９図
に示す。同図に於いて、CK′はクロック信号、RST′は
リセット信号である。
メモリセル・アレイMA′からデータ保持回路DH′に読み
出されたデータは、シリアル・セレクタ回路SS′より出
力される選択信号ｓ′1,…,s′ｎによって、順次I/Oポ
ートIO′に出力される。また、I/OポートIO′より順次
入力されるデータは、シリアル・セレクタ回路SS′より
出力される選択信号ｓ′1,…,s′ｎによって、順次デー
タ保持回路DH′に入力、保持され、その後、メモリセル
・アレイMA′に書き込まれる。
出されたデータは、シリアル・セレクタ回路SS′より出
力される選択信号ｓ′1,…,s′ｎによって、順次I/Oポ
ートIO′に出力される。また、I/OポートIO′より順次
入力されるデータは、シリアル・セレクタ回路SS′より
出力される選択信号ｓ′1,…,s′ｎによって、順次デー
タ保持回路DH′に入力、保持され、その後、メモリセル
・アレイMA′に書き込まれる。
＜発明が解決しようとする問題点＞ 従来の半導体集積回路装置をDRAMの場合を例にとり説明
したが、上記従来の半導体集積回路装置に於いては、複
数の被選択回路中に一つでも不良被選択回路が存在すれ
ば、当該装置は不良品となってしまうという問題点があ
った。上記従来のDRAMの場合であれば、メモリセル・ア
レイMA′中に１ビットでも不良メモリセルＭ′Ｉが存在
すれば、当該DRAMは不良品となる。
したが、上記従来の半導体集積回路装置に於いては、複
数の被選択回路中に一つでも不良被選択回路が存在すれ
ば、当該装置は不良品となってしまうという問題点があ
った。上記従来のDRAMの場合であれば、メモリセル・ア
レイMA′中に１ビットでも不良メモリセルＭ′Ｉが存在
すれば、当該DRAMは不良品となる。
本発明は上記従来の問題点に鑑みてなされたものであ
り、複数の被選択回路中に不良被選択回路が存在して
も、該不良被選択回路を正常な被選択回路に置き換える
ことができる構成とすることによって、不良発生率を低
下させ、歩留り向上、コストダウンを図ることを目的と
しているものである。
り、複数の被選択回路中に不良被選択回路が存在して
も、該不良被選択回路を正常な被選択回路に置き換える
ことができる構成とすることによって、不良発生率を低
下させ、歩留り向上、コストダウンを図ることを目的と
しているものである。
＜問題点を解決するための手段＞ 複数の被選択回路と、該複数の被選択回路に順次選択信
号を出力する、縦続接続された複数のセレクタから成る
シリアル・セレクタ回路であって、各段セレクタは、前
段セレクタよりの能動化信号を受け、該能動化信号によ
り能動化されて上記選択信号を出力すると共に後段セレ
クタに能動化信号を出力する構成であるシリアル・セレ
クタ回路とを有する半導体集積回路装置に於いて、予備
被選択回路及び、上記シリアル・セレクタ回路の最終段
セレクタに縦続接続され、該最終段セレクタよりの能動
化信号によって能動化されることにより上記予備被選択
回路に選択信号を出力する、上記シリアル・セレクタ回
路の各段セレクタと同一構成の予備セレクタを設け、ヒ
ューズリンク及び、該ヒューズリンクの切断によって、
前段セレクタよりの能動化信号による当該セレクタの能
動化を禁止すると共に、上記前段セレクタよりの能動化
信号を後段セレクタに短絡する切換制御回路を、上記シ
リアル・セレクタ回路を構成する各段セレクタに設ける
と共に、ヒューズリンク及び、該ヒューズリンクの切断
によって、上記シリアル・セレクタ回路の最終段セレク
タより入力される能動化信号による能動化を可能ならし
める切換制御回路を、上記予備セレクタに設ける。
号を出力する、縦続接続された複数のセレクタから成る
シリアル・セレクタ回路であって、各段セレクタは、前
段セレクタよりの能動化信号を受け、該能動化信号によ
り能動化されて上記選択信号を出力すると共に後段セレ
クタに能動化信号を出力する構成であるシリアル・セレ
クタ回路とを有する半導体集積回路装置に於いて、予備
被選択回路及び、上記シリアル・セレクタ回路の最終段
セレクタに縦続接続され、該最終段セレクタよりの能動
化信号によって能動化されることにより上記予備被選択
回路に選択信号を出力する、上記シリアル・セレクタ回
路の各段セレクタと同一構成の予備セレクタを設け、ヒ
ューズリンク及び、該ヒューズリンクの切断によって、
前段セレクタよりの能動化信号による当該セレクタの能
動化を禁止すると共に、上記前段セレクタよりの能動化
信号を後段セレクタに短絡する切換制御回路を、上記シ
リアル・セレクタ回路を構成する各段セレクタに設ける
と共に、ヒューズリンク及び、該ヒューズリンクの切断
によって、上記シリアル・セレクタ回路の最終段セレク
タより入力される能動化信号による能動化を可能ならし
める切換制御回路を、上記予備セレクタに設ける。
＜作用＞ 不良被選択回路に対応するセレクタのヒューズリンクを
切断することによって、当該セレクタが飛び越される。
これによって、上記不良被選択回路への選択信号出力が
禁止され、該回路は非選択となる。一方、予備セレクタ
のヒューズリンクを切断することによって、不活性であ
った当該予備セレクタが活性化される。これによって、
選択を禁止されていた予備被選択回路が選択されるよう
になり、上記不良被選択回路の非選択を補填する。
切断することによって、当該セレクタが飛び越される。
これによって、上記不良被選択回路への選択信号出力が
禁止され、該回路は非選択となる。一方、予備セレクタ
のヒューズリンクを切断することによって、不活性であ
った当該予備セレクタが活性化される。これによって、
選択を禁止されていた予備被選択回路が選択されるよう
になり、上記不良被選択回路の非選択を補填する。
＜実施例＞ 以下、実施例に基づいて本発明を詳細に説明する。
第２図は本発明の一実施例であるDRAMの構成図である。
また、第１図は同DRAMに於けるシリアル・セレクタ回路
SSの構成図である。第１図に於いて、CKはクロック信
号、RSTはリセット信号である。
また、第１図は同DRAMに於けるシリアル・セレクタ回路
SSの構成図である。第１図に於いて、CKはクロック信
号、RSTはリセット信号である。
図に於いて、MAはメモリセル・アレイ、MCRはメモリセ
ル・アレイMAに含まれる予備メモリセル列、RDは行デコ
ーダ、SAはセンスアンプ、DHはデータ保持回路、T1,…,
Tn,TRはＮチャネルMOSトランジスタ、IOはI/Oポートで
ある。SSは縦続接続されたｎ個のセレクタS1,…,Sn及び
予備セレクタSRから成るシシリアル・セレクタ回路（列
セレクタ）である。上記各セレクタS1,…,Sn及びSR中の
ヒューズリンクF1,…,Fn及びFRがすべて非切断であると
きは、シリアル・セレクタ回路SSは、s0信号入力に基づ
き、上記MOSトランジスタT1,…,Tnを順次オンさせる選
択信号s1,…,snを出力する。この場合、予備セレクタSR
よりの選択信号出力は無い。上記各セレクタS1,…,Sn中
のヒューズリンクF1,…,Fnの内の１つFk及び予備セレク
タSR中のヒューズリンクFRが切断されており、他のヒュ
ーズリンクがすべて非切断であるときは、シリアル・セ
レクタ回路SSは、s0信号入力に基づき、上記MOSトラン
ジスタT1,…,Tk-1,Tk+1,…,Tn,TRを順次オンさせる選択
信号s1,…,sk-1,sk+1,…,sn,sRを出力する。この場合、
セレクタSkよりの選択信号出力は無い。
ル・アレイMAに含まれる予備メモリセル列、RDは行デコ
ーダ、SAはセンスアンプ、DHはデータ保持回路、T1,…,
Tn,TRはＮチャネルMOSトランジスタ、IOはI/Oポートで
ある。SSは縦続接続されたｎ個のセレクタS1,…,Sn及び
予備セレクタSRから成るシシリアル・セレクタ回路（列
セレクタ）である。上記各セレクタS1,…,Sn及びSR中の
ヒューズリンクF1,…,Fn及びFRがすべて非切断であると
きは、シリアル・セレクタ回路SSは、s0信号入力に基づ
き、上記MOSトランジスタT1,…,Tnを順次オンさせる選
択信号s1,…,snを出力する。この場合、予備セレクタSR
よりの選択信号出力は無い。上記各セレクタS1,…,Sn中
のヒューズリンクF1,…,Fnの内の１つFk及び予備セレク
タSR中のヒューズリンクFRが切断されており、他のヒュ
ーズリンクがすべて非切断であるときは、シリアル・セ
レクタ回路SSは、s0信号入力に基づき、上記MOSトラン
ジスタT1,…,Tk-1,Tk+1,…,Tn,TRを順次オンさせる選択
信号s1,…,sk-1,sk+1,…,sn,sRを出力する。この場合、
セレクタSkよりの選択信号出力は無い。
不良メモリセルMIが第２図に示す位置に存在するとき
は、該不良メモリセルが属するメモリセル列MCIに対応
しているセレクタS3のヒューズリンクF3を切断する。ま
た、予備セレクタSRのヒューズリンクFRを切断する。こ
れにより、選択信号出力は、s1→s2→s4→…→sn→sRと
なり、不良メモリセルMIの属するメモリセル列MCIは飛
び越され、代わりに、予備メモリセル列MCRが選択され
ることになる。
は、該不良メモリセルが属するメモリセル列MCIに対応
しているセレクタS3のヒューズリンクF3を切断する。ま
た、予備セレクタSRのヒューズリンクFRを切断する。こ
れにより、選択信号出力は、s1→s2→s4→…→sn→sRと
なり、不良メモリセルMIの属するメモリセル列MCIは飛
び越され、代わりに、予備メモリセル列MCRが選択され
ることになる。
行方向にもシリアル・アクセスされるDRAMの場合は、予
備メモリセル行を設けると共に、行デコーダとして、上
記シリアル・セレクタ回路SSと同様の構成の回路を設け
る様にしてもよい。
備メモリセル行を設けると共に、行デコーダとして、上
記シリアル・セレクタ回路SSと同様の構成の回路を設け
る様にしてもよい。
次に第２の実施例を説明する。
第３図は第２の実施例に於けるシリアル・セレクタ回路
SSのブロック構成図である。また、第４図及び第５図
は、それぞれシリアル・セレクタ回路SSを構成するセレ
クタSi（ｉ＝1,…,n）及び予備セレクタsRj（ｊ＝1,2）
の構成図である。図に於いて、CL,▲▼はクロック
信号である。また、第４図及び第５図に於けるMOSトラ
ンジスタは総てＮチャネルMOSトランジスタである。
SSのブロック構成図である。また、第４図及び第５図
は、それぞれシリアル・セレクタ回路SSを構成するセレ
クタSi（ｉ＝1,…,n）及び予備セレクタsRj（ｊ＝1,2）
の構成図である。図に於いて、CL,▲▼はクロック
信号である。また、第４図及び第５図に於けるMOSトラ
ンジスタは総てＮチャネルMOSトランジスタである。
上記各セレクタS1,…,Sn及び予備セレクタSR1,SR2中の
ヒューズリンクF1,…,Fn及びFR1,FR2がすべて非切断で
あるときは、シリアル・セレクタ回路SSは、s0信号入力
に基づき、順次位相のずれた選択信号s11,…,sn2を出力
する。この場合、予備セレクタSR1,SR2よりの選択信号
出力はない。
ヒューズリンクF1,…,Fn及びFR1,FR2がすべて非切断で
あるときは、シリアル・セレクタ回路SSは、s0信号入力
に基づき、順次位相のずれた選択信号s11,…,sn2を出力
する。この場合、予備セレクタSR1,SR2よりの選択信号
出力はない。
このときのタイムチャートを第６図に示す。
上記各セレクタS1,…,Sn中のヒューズリンクF1,…,Fnの
内の一つFk及び予備セレクタSR1又はSR2中のヒューズリ
ンクFR1又はFR2が切断されており、他のヒューズリンク
がすべて非切断であるときは、シリアル・セレクタ回路
SSは、s0信号入力に基づき、順次位相のずれた選択信号
s11,s12,…,s(k-1)1,s(k-1)2,s(k+1)1,s(k+1)2,…,sn1,
sn2,sR11（又はsR21）,sR12（又はsR22）を出力する。
この場合、セレクタSk及び予備セレクタSR2（又はSR1）
よりの選択信号出力は無い。
内の一つFk及び予備セレクタSR1又はSR2中のヒューズリ
ンクFR1又はFR2が切断されており、他のヒューズリンク
がすべて非切断であるときは、シリアル・セレクタ回路
SSは、s0信号入力に基づき、順次位相のずれた選択信号
s11,s12,…,s(k-1)1,s(k-1)2,s(k+1)1,s(k+1)2,…,sn1,
sn2,sR11（又はsR21）,sR12（又はsR22）を出力する。
この場合、セレクタSk及び予備セレクタSR2（又はSR1）
よりの選択信号出力は無い。
セレクタS2中のヒューズリンクF2及び予備セレクタSR1
中のヒューズリンクFR1が切断されている場合のタイム
チャートを第７図に示す。
中のヒューズリンクFR1が切断されている場合のタイム
チャートを第７図に示す。
＜発明の効果＞ 以下詳細に説明したように本発明によれば、複数の被選
択回路中に不良被選択回路が存在しても、該不良被選択
回路を正常な被選択回路に置き換えることが可能とな
り、不良発生率の低下、歩留り向上、コストダウンを図
ることができるものである。
択回路中に不良被選択回路が存在しても、該不良被選択
回路を正常な被選択回路に置き換えることが可能とな
り、不良発生率の低下、歩留り向上、コストダウンを図
ることができるものである。
第１図は回路構成図、第２図はブロック図、第３図はブ
ロック図、第４図は回路構成図、第５図は回路構成図、
第６図はタイムチャート、第７図はタイムチャート、第
８図はブロック図、第９図は回路構成図である。 符号の説明 MA:メモリセル・アレイ、MCR:予備メモリセル列、MI:不
良メモリセル、RD:行デコーダ、SA:センスアンプ、DH:
データ保持回路、T1,…,Tn,TR:NチャネルMOSトランジス
タ、IO:I/Oポート、SS:シリアル・セレクタ回路、S1,
…,Sn:セレクタ、SR,SR1,SR2:予備セレクタ、F1,…,Fn,
FR,FR1,FR2:ヒューズリンク、s1,…,sn,sR:選択信号、s
11,…,sn2,sR11,…,sR22:選択信号。
ロック図、第４図は回路構成図、第５図は回路構成図、
第６図はタイムチャート、第７図はタイムチャート、第
８図はブロック図、第９図は回路構成図である。 符号の説明 MA:メモリセル・アレイ、MCR:予備メモリセル列、MI:不
良メモリセル、RD:行デコーダ、SA:センスアンプ、DH:
データ保持回路、T1,…,Tn,TR:NチャネルMOSトランジス
タ、IO:I/Oポート、SS:シリアル・セレクタ回路、S1,
…,Sn:セレクタ、SR,SR1,SR2:予備セレクタ、F1,…,Fn,
FR,FR1,FR2:ヒューズリンク、s1,…,sn,sR:選択信号、s
11,…,sn2,sR11,…,sR22:選択信号。
Claims (1)
- 【請求項１】複数の被選択回路と、 該複数の被選択回路に順次選択信号を出力する、縦続接
続された複数のセレクタから成るシリアル・セレクタ回
路であって、各段セレクタは、前段セレクタよりの能動
化信号を受け、該能動化信号により能動化されて上記選
択信号を出力すると共に後段セレクタに能動化信号を出
力する構成であるシリアル・セレクタ回路とを有する半
導体集積回路装置に於いて、 予備被選択回路及び、上記シリアル・セレクタ回路の最
終段セレクタに縦続接続され、該最終段セレクタよりの
能動化信号によって能動化されることにより上記予備被
選択回路に選択信号を出力する、上記シリアル・セレク
タ回路の各段セレクタと同一構成の予備セレクタを設
け、 ヒューズリンク及び、該ヒューズリンクの切断によっ
て、前段セレクタよりの能動化信号による当該セレクタ
の能動化を禁止すると共に、上記前段セレクタよりの能
動化信号を後段セレクタに短絡する切換制御回路を、上
記シリアル・セレクタ回路を構成する各段セレクタに設
けると共に、 ヒューズリンク及び、該ヒューズリンクの切断によっ
て、上記シリアル・セレクタ回路の最終段セレクタより
入力される能動化信号による能動化を可能ならしめる切
換制御回路を、上記予備セレクタに設けたことを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286705A JPH0677400B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286705A JPH0677400B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01128297A JPH01128297A (ja) | 1989-05-19 |
| JPH0677400B2 true JPH0677400B2 (ja) | 1994-09-28 |
Family
ID=17707924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286705A Expired - Fee Related JPH0677400B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677400B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2554816B2 (ja) * | 1992-02-20 | 1996-11-20 | 株式会社東芝 | 半導体記憶装置 |
| JP2741825B2 (ja) * | 1992-04-28 | 1998-04-22 | 三菱電機株式会社 | 半導体記憶装置 |
| US7170802B2 (en) * | 2003-12-31 | 2007-01-30 | Sandisk Corporation | Flexible and area efficient column redundancy for non-volatile memories |
| US6985388B2 (en) | 2001-09-17 | 2006-01-10 | Sandisk Corporation | Dynamic column block selection |
| US7447066B2 (en) | 2005-11-08 | 2008-11-04 | Sandisk Corporation | Memory with retargetable memory cell redundancy |
| US20110002169A1 (en) | 2009-07-06 | 2011-01-06 | Yan Li | Bad Column Management with Bit Information in Non-Volatile Memory Systems |
| US8468294B2 (en) | 2009-12-18 | 2013-06-18 | Sandisk Technologies Inc. | Non-volatile memory with multi-gear control using on-chip folding of data |
| US8842473B2 (en) | 2012-03-15 | 2014-09-23 | Sandisk Technologies Inc. | Techniques for accessing column selecting shift register with skipped entries in non-volatile memories |
| US8897080B2 (en) | 2012-09-28 | 2014-11-25 | Sandisk Technologies Inc. | Variable rate serial to parallel shift register |
| US9076506B2 (en) | 2012-09-28 | 2015-07-07 | Sandisk Technologies Inc. | Variable rate parallel to serial shift register |
| US9490035B2 (en) | 2012-09-28 | 2016-11-08 | SanDisk Technologies, Inc. | Centralized variable rate serializer and deserializer for bad column management |
| US9934872B2 (en) | 2014-10-30 | 2018-04-03 | Sandisk Technologies Llc | Erase stress and delta erase loop count methods for various fail modes in non-volatile memory |
| US9224502B1 (en) | 2015-01-14 | 2015-12-29 | Sandisk Technologies Inc. | Techniques for detection and treating memory hole to local interconnect marginality defects |
| US10032524B2 (en) | 2015-02-09 | 2018-07-24 | Sandisk Technologies Llc | Techniques for determining local interconnect defects |
| US9564219B2 (en) | 2015-04-08 | 2017-02-07 | Sandisk Technologies Llc | Current based detection and recording of memory hole-interconnect spacing defects |
| US9269446B1 (en) | 2015-04-08 | 2016-02-23 | Sandisk Technologies Inc. | Methods to improve programming of slow cells |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59142800A (ja) * | 1983-02-04 | 1984-08-16 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6120300A (ja) * | 1984-07-09 | 1986-01-29 | Hitachi Ltd | 欠陥救済回路を有する半導体メモリ |
| JPS6161300A (ja) * | 1984-09-03 | 1986-03-29 | Hitachi Ltd | 欠陥救済回路 |
-
1987
- 1987-11-12 JP JP62286705A patent/JPH0677400B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01128297A (ja) | 1989-05-19 |
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