JPH0680735B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0680735B2 JPH0680735B2 JP18482186A JP18482186A JPH0680735B2 JP H0680735 B2 JPH0680735 B2 JP H0680735B2 JP 18482186 A JP18482186 A JP 18482186A JP 18482186 A JP18482186 A JP 18482186A JP H0680735 B2 JPH0680735 B2 JP H0680735B2
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- JP
- Japan
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- hole
- semiconductor device
- wiring
- layer wiring
- upper layer
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多層配線構造を有する半導体装置に関し、特に
下層配線と上層配線の接続構造に関する。
下層配線と上層配線の接続構造に関する。
従来、多層配線構造を有する半導体装置においては、ス
ルーホール１個に付き一対の下層配線と上層配線とを電
気的に接続する構造となっていた。すなわち、第３図に
示すように絶縁膜２上に形成されていた下層配線３は、
層間絶縁膜４に形成されたスルーホール6Aを介して上層
配線５に接続していた。
ルーホール１個に付き一対の下層配線と上層配線とを電
気的に接続する構造となっていた。すなわち、第３図に
示すように絶縁膜２上に形成されていた下層配線３は、
層間絶縁膜４に形成されたスルーホール6Aを介して上層
配線５に接続していた。
上述した従来の多層配線構造に用いられるスルーホール
は、半導体装置の微細化及び高集積化が進むにつれて、
寸法が極めて微細かつ、高密度で使用されるようになっ
てきている。しかし、スルーホールの寸法が微細化すれ
ばする程、スルーホールの開口部が狭くなり、上層配線
層を被着する時にスルーホール部でのステップカバレッ
ジが悪化する傾向が現われてくる。
は、半導体装置の微細化及び高集積化が進むにつれて、
寸法が極めて微細かつ、高密度で使用されるようになっ
てきている。しかし、スルーホールの寸法が微細化すれ
ばする程、スルーホールの開口部が狭くなり、上層配線
層を被着する時にスルーホール部でのステップカバレッ
ジが悪化する傾向が現われてくる。
この現象は、層間膜厚と、スルーホール寸法が同程度、
すなわちアスペクト比が１以上になったときに顕著とな
ってくる。しかし、層間膜厚を薄くすると寄生容量が増
大し、半導体装置の性能の劣化及び、ピンホール等によ
る信頼性の低下を引き起こすため、層間膜はある程度以
下には薄くできない。
すなわちアスペクト比が１以上になったときに顕著とな
ってくる。しかし、層間膜厚を薄くすると寄生容量が増
大し、半導体装置の性能の劣化及び、ピンホール等によ
る信頼性の低下を引き起こすため、層間膜はある程度以
下には薄くできない。
本発明の目的は、スルーホールの寸法を小さくすること
なく、実効的にスルーホールの密度を増加させ集積度を
向上させた半導体装置を提供することにある。
なく、実効的にスルーホールの密度を増加させ集積度を
向上させた半導体装置を提供することにある。
本発明の半導体装置は、スルーホールにより下層配線と
上層配線とが接続されてなる多層配線構造を有する半導
体装置であって、少くとも１個の前記スルーホール内に
複数個の下層配線と上層配線の接続部をそれぞれ電気的
に分離して形成したものである。
上層配線とが接続されてなる多層配線構造を有する半導
体装置であって、少くとも１個の前記スルーホール内に
複数個の下層配線と上層配線の接続部をそれぞれ電気的
に分離して形成したものである。
次に、本発明について図面を参照して説明する。
第１図（ａ），（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ′線断面図である。
Ａ−Ａ′線断面図である。
第１図（ａ），（ｂ）において、半導体基板１上に形成
された絶縁膜２上には複数の下層配線3A〜3Dが形成され
ており、更にその上には層間絶縁膜４を介して上層配線
5A〜5Dが形成されている。そしてこの下層配線と上層配
線の複数の接続部は、スルーホール６内において電気的
に分離されて形成されている。すなわち、下送配線3A〜
3Dと上層配線5A〜5Dとの接続部Ａ〜Ｄは、１つのスルー
ホール６内に形成されている。
された絶縁膜２上には複数の下層配線3A〜3Dが形成され
ており、更にその上には層間絶縁膜４を介して上層配線
5A〜5Dが形成されている。そしてこの下層配線と上層配
線の複数の接続部は、スルーホール６内において電気的
に分離されて形成されている。すなわち、下送配線3A〜
3Dと上層配線5A〜5Dとの接続部Ａ〜Ｄは、１つのスルー
ホール６内に形成されている。
本実施例をより詳しく説明するために、本実施例の製造
方法について第２図（ａ），（ｂ）を併用して説明す
る。
方法について第２図（ａ），（ｂ）を併用して説明す
る。
まず、第２図（ａ）に示すように、シリコンからなる半
導体基板１上にSiO2等からなる絶縁膜２とAl又はAl合金
からなる下層配線3A〜3Dを形成する。
導体基板１上にSiO2等からなる絶縁膜２とAl又はAl合金
からなる下層配線3A〜3Dを形成する。
次に、第２図（ｂ）に示すように、層間絶縁膜４及びス
ルーホール６を形成する。層間絶縁膜４は例えばプラズ
マ窒化膜等であり、スルーホールは所定の場所に通常の
フォトリソグラフ及びエッチング方法で形成する。例え
ば、エッチングは、パターンの形成されたレジストをマ
スクとしてCF4＋O2の反応ガスを用いるプラズマ等方性
エッチング法と、CF4系ガスを用いるRIE異方性エッチン
グ法とを組み合わせた方法などで行なう。
ルーホール６を形成する。層間絶縁膜４は例えばプラズ
マ窒化膜等であり、スルーホールは所定の場所に通常の
フォトリソグラフ及びエッチング方法で形成する。例え
ば、エッチングは、パターンの形成されたレジストをマ
スクとしてCF4＋O2の反応ガスを用いるプラズマ等方性
エッチング法と、CF4系ガスを用いるRIE異方性エッチン
グ法とを組み合わせた方法などで行なう。
次に、第１図（ａ），（ｂ）に示したように上層配線用
金属を被着したのち、上層配線のパターニングを行な
う。この工程により下層配線と上層配線との接続部Ａ〜
Ｄがそれぞれ電気的に分離されてスルーホール６内に形
成される。
金属を被着したのち、上層配線のパターニングを行な
う。この工程により下層配線と上層配線との接続部Ａ〜
Ｄがそれぞれ電気的に分離されてスルーホール６内に形
成される。
上記実施例の接続部を従来の構造で実施するためには、
４個のスルーホールが必要となり、スルーホールのサイ
ズを本実施例と同じ大きさとするならば約４倍の面積が
必要となる。また、スルーホールのサイズを小さくし
て、本実施例と同等の面積に抑えようとするとスルーホ
ール部における上層配線のステップカバレッジが悪化し
半導体装置の信頼性は低下する。
４個のスルーホールが必要となり、スルーホールのサイ
ズを本実施例と同じ大きさとするならば約４倍の面積が
必要となる。また、スルーホールのサイズを小さくし
て、本実施例と同等の面積に抑えようとするとスルーホ
ール部における上層配線のステップカバレッジが悪化し
半導体装置の信頼性は低下する。
以上説明したように本発明は、１個のスルーホール内
に、複数個の下層配線と上層配線の接続部をそれぞれ電
気的に分離して形成することにより、スルーホール部に
おける上層配線層のステップカバレッジを悪化させるこ
となく、実効的にスルーホール密度を向上させることが
できる効果があるので、集積度の向上した半導体装置が
得られる。
に、複数個の下層配線と上層配線の接続部をそれぞれ電
気的に分離して形成することにより、スルーホール部に
おける上層配線層のステップカバレッジを悪化させるこ
となく、実効的にスルーホール密度を向上させることが
できる効果があるので、集積度の向上した半導体装置が
得られる。
第１図（ａ），（ｂ）は本発明の一実施例のスルーホー
ル部の平面図及びＡ−Ａ′線断面図、第２図（ａ），
（ｂ）は本発明の一実施例の製造方法を説明するための
工程順に示した断面図、第３図は従来の半導体装置のス
ルーホール部の断面図である。 １……半導体基板、２……絶縁膜、3,3A,3B,3C,3D……
下層配線、４……層間絶縁膜、5,5A,5B,5C,5D……上層
配線、6,6A……スルーホール、A,B,C,D……接続部。
ル部の平面図及びＡ−Ａ′線断面図、第２図（ａ），
（ｂ）は本発明の一実施例の製造方法を説明するための
工程順に示した断面図、第３図は従来の半導体装置のス
ルーホール部の断面図である。 １……半導体基板、２……絶縁膜、3,3A,3B,3C,3D……
下層配線、４……層間絶縁膜、5,5A,5B,5C,5D……上層
配線、6,6A……スルーホール、A,B,C,D……接続部。
Claims (1)
- 【請求項１】スルーホールにより下層配線と上層配線と
が接続されてなる多層配線構造を有する半導体装置にお
いて、少くとも１個の前記スルーホール内には、複数個
の下層配線と上層配線の接続部がそれぞれ電気的に分離
されて形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18482186A JPH0680735B2 (ja) | 1986-08-05 | 1986-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18482186A JPH0680735B2 (ja) | 1986-08-05 | 1986-08-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6340344A JPS6340344A (ja) | 1988-02-20 |
| JPH0680735B2 true JPH0680735B2 (ja) | 1994-10-12 |
Family
ID=16159878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18482186A Expired - Lifetime JPH0680735B2 (ja) | 1986-08-05 | 1986-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680735B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4841220B2 (ja) | 2005-10-14 | 2011-12-21 | 株式会社リコー | 半導体装置 |
-
1986
- 1986-08-05 JP JP18482186A patent/JPH0680735B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6340344A (ja) | 1988-02-20 |
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