JPH0680736B2 - Wiring formation method - Google Patents
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は配線の形成方法に関する。TECHNICAL FIELD The present invention relates to a wiring forming method.
（従来の技術） 半導体装置の配線は、表面を保護する絶縁膜にコンタク
トホールを開けて、その上に導体膜を堆積することによ
りなされる。最近のLSI等におけるコンタクトホールの
形成は、露光技術やドライエッチング技術の進歩によ
り、膜厚約１μｍの絶縁膜に約１μｍ角程度のものが可
能となっている。(Prior Art) Wiring of a semiconductor device is performed by forming a contact hole in an insulating film that protects the surface and depositing a conductor film on the contact hole. With the recent development of exposure technology and dry etching technology, it has become possible to form a contact hole in an LSI or the like with an insulating film having a thickness of about 1 μm and a size of about 1 μm square.
しかし、LSIでのコンタクトホールは側面が急峻で段差
が大きいため、従来の平行平板型のスパッタ法あるいは
蒸着法によりアルミニウム膜（導体膜）を急峻なコンタ
クトホール３を有するシリコン基板１に堆積させると、
第４図に示すようにコンタクトホール３の段差の肩部分
に多く堆積された導体膜５自身のシャドー効果のため段
差被覆性が悪くなり、配線が切れたり薄くなったりし易
く、LSIの製造歩留りや信頼性が著しく低下する。こう
した欠点を防ぐため、最近では、バイアススパッタ法を
用いてコンタクトホール部へ導体膜を堆積することによ
り、コンタクトホール内を導体膜により密に埋めること
ができ、かつ堆積導体膜の表面を平坦にできることが、
最上らにより、第16回インターナショナルコンファレン
スオンソリッドステイトデバイスアンドマテリアルズ
（16th Internatoional Conference on Solid State De
vices and Material）のイクステンドアブストラクト
（Extend Abstract）の43頁〜46頁に報告されている。
あるいはまた、コンタクトホール内に選択的に金属膜を
堆積し、コンタクトホール内を埋め込んだ後、平坦な基
板表面上にアルミニウム等の配線金属膜を堆積して配線
を形成する方法が守屋らにより、1983インターナショナ
ルエレクトロンデバイセズミーテイング（1983 Interna
tional Electron Devices Meeting）のテニカルダイジ
ェスト（Technical digest）の550頁〜553頁に報告され
ている。この方法では、以前にジェー・エム・ショウ
（J.M.Shaw）らにより、RCAレビュー（RCA Review）、
（June 1970）、306頁に報告されているように、六フッ
化タングステンガスを用いたタングステン膜のCVD法で
は、シリコン上とシリコン酸化膜上とでタングステン膜
の成長に選択性を持たせることができ、シリコン表面と
シリコン酸化膜表面とが混在した基板に対して、シリコ
ン上にのみタングステン膜を成長することが可能である
という特性を応用したものであった。However, since the contact hole in the LSI has a steep side surface and a large step, if an aluminum film (conductor film) is deposited on the silicon substrate 1 having the steep contact hole 3 by the conventional parallel plate type sputtering method or vapor deposition method. ,
As shown in FIG. 4, due to the shadow effect of the conductor film 5 itself, which is often deposited on the shoulders of the step of the contact hole 3, the step coverage deteriorates, the wiring is easily cut or thinned, and the LSI manufacturing yield is increased. And reliability is significantly reduced. In order to prevent such a defect, recently, by depositing a conductor film in a contact hole portion by using a bias sputtering method, the inside of the contact hole can be more densely filled with the conductor film and the surface of the deposited conductor film can be made flat. What you can do
According to Mogami et al., 16th International Conference on Solid State Device and Materials (16th Internatoional Conference on Solid State De
vices and Material) Extend Abstract, pp. 43-46.
Alternatively, Moriya et al. Have a method of selectively depositing a metal film in a contact hole, filling the contact hole, and then depositing a wiring metal film such as aluminum on a flat substrate surface to form a wiring. 1983 International Electron Devices Meeting (1983 Interna
This is reported on pages 550 to 553 of the technical digest of the National Electron Devices Meeting). In this method, JM Shaw (JMShaw) and others, RCA Review (RCA Review),
(June 1970), p. 306, a CVD method for a tungsten film using a tungsten hexafluoride gas is required to give selectivity to the growth of the tungsten film on silicon and silicon oxide film. The present invention was applied to the substrate in which the silicon surface and the silicon oxide film surface were mixed, and the characteristic that the tungsten film could be grown only on the silicon was applied.
（発明が解決しようとする問題点） しかしながら、VLSIの下層配線や３次元回路素子の配線
においては配線形成後に900℃程度の熱処理を施す必要
がある。従って、配線材料として金属膜を用いた場合に
は、熱処理中に地下シリコン基板と金属膜が反応し、デ
バイスが破壊されるという問題があった。これに対し
て、配線材料として高融点金属シリサイド膜を用いた場
合には、前記のごとき問題点はない。また、バイアスス
パッタ法を用いた場合、コンタクトホールの埋め込みに
はコンタクトホールのアスペクト比（深さ／直径）に対
して限界があり、コンタクトホールのアスペクト比が１
以上の場合には埋め込み後にコンタクトホール内の導体
膜中に空隙が残り、埋め込みが不完全となることが、最
上らにより、第２回インターナショナルブイエルエスア
イマルチレベルインターコネクションコンファレンス
（2nd International VLSI Multilevel Interconnectio
n Conference）プロシーデイング（Proceedings）17頁
〜23頁に方向されている。(Problems to be Solved by the Invention) However, in the lower layer wiring of VLSI and the wiring of the three-dimensional circuit element, it is necessary to perform heat treatment at about 900 ° C. after the wiring is formed. Therefore, when a metal film is used as the wiring material, there is a problem that the underground silicon substrate reacts with the metal film during the heat treatment to destroy the device. On the other hand, when the refractory metal silicide film is used as the wiring material, there is no problem as described above. Further, when the bias sputtering method is used, there is a limit to the aspect ratio (depth / diameter) of the contact hole in filling the contact hole, and the aspect ratio of the contact hole is 1
In the above cases, voids may remain in the conductor film in the contact holes after filling, resulting in incomplete filling. As a result of the above, the 2nd International VLSI Multilevel Interconnection Conference (2nd International VLSI Multilevel Interconnection Conference)
n Conference) Proceedings are directed at pages 17-23.
さらにまた、バイアススパッタ法を用いた場合、堆積膜
の応力がバイアス電圧に依存し、特に高バイアス電圧条
件では、1010dynes/cm2程度の大な圧縮応力を持つ膜が
形成されることが、メタロジカルトランザクション（Me
tallurgical Transactions）第２巻699頁〜709頁に報告
されている。このように大きな応力を有する薄膜を配線
として用いた場合には、熱処理時におけるはがれが生じ
易く、LSIの製造歩留りや信頼性が著しく低下する。Furthermore, when the bias sputtering method is used, the stress of the deposited film depends on the bias voltage, and particularly under a high bias voltage condition, a film having a large compressive stress of about 10 10 dynes / cm 2 may be formed. , Metallic transaction (Me
tallurgical Transactions) Vol. 2, pp. 699-709. When a thin film having such a large stress is used as a wiring, peeling is likely to occur during heat treatment, and the manufacturing yield and reliability of LSI are significantly reduced.
本発明の目的は、以上述べたごとき、従来の配線の形成
方法の問題点に関して、耐熱性のある高融点金属シリサ
イド膜を用い、微細なホール部の堆積膜中に空隙を残さ
ず、かつ応力の小さい膜を形成することにより、信頼性
の高い配線の形成方法を提供することにある。As described above, the object of the present invention is to solve the problems of the conventional wiring formation method by using a refractory metal silicide film having heat resistance, leaving no voids in the deposited film of the fine hole portion, and causing stress. It is to provide a highly reliable wiring forming method by forming a film having a small thickness.
（問題点を解決するための手段） 本発明は、表面に堆積された絶縁膜に微細ホールが形成
された基板に対して、該微細ホール底部にのみタンタル
シリサイド膜を選択化学気相成長法で堆積して該微細ホ
ール深さの一部をタンタルシリサイド膜で埋め込む第１
の工程と、組成が3.5〜4.5ケイ化モリブデンであるター
ゲットを用いるバイアススパッタ法により、前記微細ホ
ールのいまだ埋め込まれていない部分と絶縁膜上に、モ
リブデンシリサイド膜を堆積する第２の工程とを含むこ
とを特徴とする配線の形成方法である。(Means for Solving Problems) According to the present invention, a tantalum silicide film is formed only on the bottom of the fine holes by a selective chemical vapor deposition method for a substrate in which fine holes are formed in an insulating film deposited on the surface. Firstly, by depositing and filling a part of the depth of the fine holes with a tantalum silicide film
And a second step of depositing a molybdenum silicide film on the unfilled portion of the fine hole and the insulating film by bias sputtering using a target having a composition of 3.5 to 4.5 molybdenum silicide. And a wiring forming method.
（作用） 本発明は、発明者らが高周波バイアススパッタ法につい
て行なった詳細な実験に基づくものである。発明者ら
は、配線材料としてモリブデンシリサイドを用い、ター
ゲットとして種々の組成を有するモリブデンシリサイド
を用いて高周波バイアススパッタ法の実験を続けて来た
が、以下の事実を知るに到った。モリブデンシリサイド
ターゲットの組成比がMoSi2,MoSi2.7,MoSi4である３種
類のターゲットを用いて、バイアススパッタ法により堆
積した薄膜の応力のバイアス電圧依存性を第３図に示
す。MoSi2又はMoSi2.7の組成のターゲットを用いて形成
した薄膜の応力は、負のバイアス電圧が大きくなるにつ
れて増大し、−400V以上では1010dyne/cm2以上となる。
これとは逆に、MoSi4組成のターゲットを用いて形成し
た薄膜の応力は、負のバイアス電圧が大きくなるにつれ
て減少する。従って、ビアホール埋め込みが可能な高バ
イアス電圧条件での膜形成の際、MoSi4組成のターゲッ
トを用いることにより、低応力のシリサイド配線を形成
する。(Operation) The present invention is based on detailed experiments conducted by the inventors on the high frequency bias sputtering method. The inventors have continued the experiment of the high frequency bias sputtering method using molybdenum silicide as a wiring material and molybdenum silicide having various compositions as a target, and have come to know the following facts. FIG. 3 shows the bias voltage dependence of the stress of the thin film deposited by the bias sputtering method using three types of targets in which the composition ratio of the molybdenum silicide target is MoSi 2 , MoSi 2.7 , and MoSi 4 . The stress of a thin film formed using a target having a composition of MoSi 2 or MoSi 2.7 increases as the negative bias voltage increases, and becomes 10 10 dyne / cm 2 or more at −400 V or more.
On the contrary, the stress of the thin film formed by using the target of MoSi 4 composition decreases as the negative bias voltage increases. Therefore, when forming a film under a high bias voltage condition capable of embedding a via hole, a low-stress silicide wiring is formed by using a target of MoSi 4 composition.
さらにまた、本発明においては、化学的気相成長法（CV
D法）により、シリサイド膜を半導体面にのみ選択的に
堆積する。この結果、配線後の熱処理によってもデバイ
スを破壊することのないシリサイド配線を信頼性よく形
成できる。Furthermore, in the present invention, chemical vapor deposition (CV
By the D method), the silicide film is selectively deposited only on the semiconductor surface. As a result, it is possible to reliably form a silicide wiring that does not damage the device by heat treatment after wiring.
（実施例） 以下、本発明の実施例を図面を参照して説明する。(Example) Hereinafter, the Example of this invention is described with reference to drawings.
第１図（ａ）〜（ｄ）は本発明の第一の実施例を及び第
２図（ａ）〜（ｄ）は、本発明の第二の実施例を、それ
ぞれ工程を順に示した模式的断面図である。FIGS. 1 (a) to 1 (d) are schematic diagrams showing the steps of the first embodiment of the present invention and FIGS. 2 (a) to (d) showing the second embodiment of the present invention in order. FIG.
第１図（ａ）は平坦な表面を持つ単結晶シリコン基板１
上にシリコン酸化膜２を厚さ約１μｍだけCVD法で堆積
した後、通常のフォトレジスト工程と異方性ドライエッ
チング工程を経て直径0.5μｍのコンタクトホールを形
成した状態を示す。FIG. 1 (a) is a single crystal silicon substrate 1 having a flat surface.
A state in which a contact hole having a diameter of 0.5 μm is formed through a normal photoresist process and an anisotropic dry etching process after depositing a silicon oxide film 2 to a thickness of about 1 μm by the CVD method is shown.
次いで、第１図（ｂ）に示すように、基板温度650℃、
真空度400mTorr、水素をキャリガスとして五塩化タンタ
ルガスとジクロルシランガスの混合ガスを用いた減圧CV
D法により、コンタクトホール部内のシリコンが露出し
ている底面のみにタンタルダイシリサイド膜４を約0.5
μｍ堆積する。次いで、第１図（ｃ）に示すように、ア
ルゴンガス圧3mTorr、電極間距離95mm、ターゲット側電
力密度5.7W/cm2、基板バイアス電圧−500Vなる条件下に
おいて、組成が４ケイ化モリブデンであるターゲットを
用いる高周波バイアススパッタ法により、モリブデンシ
リサイド膜５を約0.8μｍ堆積する。この条件では、ホ
ール部内には約1.2μｍモリブデンシリサイド膜が堆積
する。従って、コンタクトホール部を有するシリコン酸
化膜上のモリブデンシリサイド膜は殆ど平坦になる。膜
の応力が小さいためこのあと900℃程度の熱処理を行っ
ても膜のはがれは生じなかった。Then, as shown in FIG. 1 (b), the substrate temperature is 650 ° C.,
Decompression CV using a mixed gas of tantalum pentachloride gas and dichlorosilane gas with a vacuum degree of 400 mTorr and hydrogen as a carrier gas.
By the D method, the tantalum disilicide film 4 is applied to the bottom surface of the contact hole portion where the silicon is exposed to about 0.5.
μm is deposited. Then, as shown in FIG. 1 (c), under the conditions of an argon gas pressure of 3 mTorr, an electrode distance of 95 mm, a target side power density of 5.7 W / cm 2 and a substrate bias voltage of −500 V, the composition was 4 molybdenum silicide. A molybdenum silicide film 5 is deposited by about 0.8 μm by a high frequency bias sputtering method using a certain target. Under this condition, a molybdenum silicide film of about 1.2 μm is deposited in the hole. Therefore, the molybdenum silicide film on the silicon oxide film having the contact hole portion is almost flat. Since the stress of the film was small, no peeling of the film occurred even after the subsequent heat treatment at about 900 ° C.
３次元IC等の製造工程において、例えば第１層（最下
層）、その上の第２層までのデバイス層を形成したあと
に第２層から第１層へビアホールを形成して導体膜を埋
めこみ電気的に接続したいことがある。このときはかな
りアスペクト比が大きくなり完全に表面が平坦になるよ
うにすることが難しいので段差被覆性良く埋めこむこと
がないが、本発明はこの場合でも適用できる。In the manufacturing process of a three-dimensional IC or the like, for example, after forming the first layer (lowermost layer) and the device layers up to the second layer thereon, a via hole is formed from the second layer to the first layer to embed the conductor film. I want to make an electrical connection. At this time, the aspect ratio becomes considerably large and it is difficult to completely flatten the surface, so that the step coverage is not buried, but the present invention can be applied in this case as well.
また第２図（ａ）及び（ｂ）は、第１図（ａ）及び
（ｂ）と同じ工程を示す。次いで第２図（ｃ）に示すご
とく、、アルゴンガス圧3mTorr、電極間距離95mm、ター
ゲット側電力密度5.7W/cm2、基板バイアス電圧−400Vな
る条件下において、組成が４ケイ化モリブデンであるタ
ーゲットを用いる高周波バイアススパッタ法により、モ
リブデンシリサイド膜を約0.5μｍ堆積する。この条件
ではモリブデンシリサイド膜は、コンタクトホール部に
おいて段差被覆性良く堆積する。膜の応力が小さいた
め、このあと900℃程度の熱処理を行っても膜のはがれ
は生じなかった。2 (a) and 2 (b) show the same steps as in FIGS. 1 (a) and 1 (b). Then, as shown in FIG. 2 (c), the composition is molybdenum tetrasilicide under the conditions of an argon gas pressure of 3 mTorr, an electrode distance of 95 mm, a target side power density of 5.7 W / cm 2 and a substrate bias voltage of −400 V. A molybdenum silicide film is deposited to a thickness of about 0.5 μm by a high frequency bias sputtering method using a target. Under this condition, the molybdenum silicide film is deposited with good step coverage in the contact hole portion. Since the stress of the film was small, peeling of the film did not occur even after the subsequent heat treatment at about 900 ° C.
前記実施例においては、バイアス電圧をパラメータとし
たが何もこれに限る必要はなく、ターゲット側電力密度
や電極間距離といった他のスパッタ条件をパラメータと
しても良い。ターゲット側電力密度を下げるとバイアス
電圧を上げるのと同じ効果があり、電極間距離を大きく
すると、バイアス電圧を上げたのと同じ効果がある。In the above-described embodiment, the bias voltage is used as a parameter, but the present invention is not limited to this, and other sputtering conditions such as the power density on the target side and the distance between the electrodes may be used as a parameter. Lowering the target-side power density has the same effect as increasing the bias voltage, and increasing the inter-electrode distance has the same effect as increasing the bias voltage.
（発明の効果） 以上説明したように、本発明の方法を用いることによ
り、急峻な側面を持つ微細なコンタクトホールにおい
て、シャドー効果を生じることなく、シリサイド膜で埋
め込むか、あるいは段差被覆性の良いシリサイド膜を堆
積できる。この結果、配線として、低応力のシリサイド
膜を形成できるとともに、シリコン基板と反応しない高
融点金属シリサイド膜を用いることにより、耐熱性のあ
る配線を形成できる。従って、これをLSIに使用した場
合、信頼性、歩留まりを大幅に向上することができる。(Effect of the Invention) As described above, by using the method of the present invention, a fine contact hole having a steep side surface is filled with a silicide film or has good step coverage without causing a shadow effect. A silicide film can be deposited. As a result, a low-stress silicide film can be formed as the wiring, and a heat-resistant wiring can be formed by using the refractory metal silicide film that does not react with the silicon substrate. Therefore, when this is used in an LSI, reliability and yield can be significantly improved.
第１図（ａ）〜（ｃ）は、本発明の第１の実施例を工程
を追って順次示した模式的断面図、第２図（ａ）〜
（ｃ）は、本発明の第二の実施例を工程を追って順次示
した模式的断面図、第３図は、MoSi2,MoSi2.7,MoSi4組
成の３種類のターゲットを用いた高周波バイアススパッ
タ法により堆積したモリブデンシリサイド膜の応力のバ
イアス電圧依存性を説明するための図、第４図は、従来
のスパッタ法あるいは蒸着法により、導体膜を急峻な側
面を有するコンタクトホールの形成された基板上に堆積
した場合のコンタクトホール部の模式的断面図である。 １……シリコン基板 ２……シリコン酸化膜 ３……コンタクトホール ４……タンタルシリサイド膜 ５……モリブデンシリサイド膜 ６……アルミニウム膜1 (a) to 1 (c) are schematic cross-sectional views sequentially showing the first embodiment of the present invention through steps, and FIGS.
(C) is a schematic cross-sectional view sequentially showing the second embodiment of the present invention step by step, and FIG. 3 is a high frequency bias sputtering using three kinds of targets of MoSi 2 , MoSi 2.7 and MoSi 4 composition. FIG. 4 is a diagram for explaining the bias voltage dependence of the stress of the molybdenum silicide film deposited by the method, and FIG. It is a typical sectional view of a contact hole part when it accumulates on it. 1 ... Silicon substrate 2 ... Silicon oxide film 3 ... Contact hole 4 ... Tantalum silicide film 5 ... Molybdenum silicide film 6 ... Aluminum film
Claims (1)
成された基板に対して、該微細ホールの底部のみタンタ
ルシリサイド膜を選択化学気相成長法で堆積して該微細
ホールの深さの一部をタンタルシリサイド膜で埋め込む
第１の工程と、組成3.5〜4.5ケイ化モリブデンであるタ
ーゲットを用いるバイアススパッタ法により、前記微細
ホールのいまだ埋め込まれていない部分と絶縁膜上に、
モリブデンシリサイド膜を堆積する第２の工程とを含む
ことを特徴とする配線の形成方法。1. A depth of a fine hole is formed by depositing a tantalum silicide film only on the bottom of the fine hole by a selective chemical vapor deposition method on a substrate having a fine hole formed in an insulating film deposited on the surface. By a first step of filling a part of the above with a tantalum silicide film, and a bias sputtering method using a target having a composition of 3.5 to 4.5 molybdenum silicide, on the insulating film and the portion where the fine holes are not yet filled,
And a second step of depositing a molybdenum silicide film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263722A JPH0680736B2 (en) | 1987-10-21 | 1987-10-21 | Wiring formation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263722A JPH0680736B2 (en) | 1987-10-21 | 1987-10-21 | Wiring formation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01107559A JPH01107559A (en) | 1989-04-25 |
| JPH0680736B2 true JPH0680736B2 (en) | 1994-10-12 |
Family
ID=17393398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62263722A Expired - Lifetime JPH0680736B2 (en) | 1987-10-21 | 1987-10-21 | Wiring formation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680736B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189241A (en) * | 1984-03-08 | 1985-09-26 | Agency Of Ind Science & Technol | Coating method of step difference part |
| JPS60193336A (en) * | 1984-03-15 | 1985-10-01 | Nec Corp | Formation of contact electrode |
| JPH069199B2 (en) * | 1984-07-18 | 1994-02-02 | 株式会社日立製作所 | Wiring structure and manufacturing method thereof |
-
1987
- 1987-10-21 JP JP62263722A patent/JPH0680736B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01107559A (en) | 1989-04-25 |
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