JPH0682682B2 - 薄膜トランジスタアレイの製造方法 - Google Patents
薄膜トランジスタアレイの製造方法Info
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- JPH0682682B2 JPH0682682B2 JP60074186A JP7418685A JPH0682682B2 JP H0682682 B2 JPH0682682 B2 JP H0682682B2 JP 60074186 A JP60074186 A JP 60074186A JP 7418685 A JP7418685 A JP 7418685A JP H0682682 B2 JPH0682682 B2 JP H0682682B2
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- JP
- Japan
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- electrode
- semiconductor layer
- layer
- gate
- amorphous semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6731—Top-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、液晶マトリックスドットディスプレイの各表
示画素の表示スイッチに使用する薄膜トランジスタ（以
下TFTと略す）アレイの製造方法に関するものである。
示画素の表示スイッチに使用する薄膜トランジスタ（以
下TFTと略す）アレイの製造方法に関するものである。
（従来の技術） 近年、TFTアレイは、薄型ポータブルテレビジョンを液
晶により作成するため、表示品位の向上を目的として、
非晶質半導体層または多結晶半導体を利用して開発され
ている。
晶により作成するため、表示品位の向上を目的として、
非晶質半導体層または多結晶半導体を利用して開発され
ている。
第９図および第10図は従来のTFTアレイの一絵素の断面
図である。同図において、21は絶縁基板、22は非晶質半
導体層、23はゲート絶縁体層、24はソース電極、25はド
レイン電極、26はゲート電極、27は絵素電極である。
図である。同図において、21は絶縁基板、22は非晶質半
導体層、23はゲート絶縁体層、24はソース電極、25はド
レイン電極、26はゲート電極、27は絵素電極である。
従来のTFTアレイの電極形成工程において、ゲート電極
と、ソース、ドレイン電極を形成する際、同一工程でな
く、別々の工程で行ない、その工程の間に薄膜を形成す
る工程が入っていた。
と、ソース、ドレイン電極を形成する際、同一工程でな
く、別々の工程で行ない、その工程の間に薄膜を形成す
る工程が入っていた。
（発明が解決しようとする問題点） 上記の構成においては、ソース電極24、ドレイン電極25
とゲート電極26が非晶質半導体層22とゲート絶縁体層23
とを隔てて縦方向に重なっているため、非晶質半導体層
22、ゲート絶縁体層23のピンホール等によりゲート電極
26に電圧を印加したときに、ソース電極24、ドレイン電
極25へ電流が流れてしまいゲートリークの現象が生じや
すい。さらに、電極の重なりのためゲート電極26に余分
な浮遊容量が、第11図に示すようにゲート電極26に付随
することになる。そのため液晶マトリックス表示デバイ
ス等に使用する場合、液晶表示画素28に入力されている
信号が、パルス的に印加されるゲート電圧が浮遊容量29
を通して、悪影響を受けてしまう欠点を有していた。
とゲート電極26が非晶質半導体層22とゲート絶縁体層23
とを隔てて縦方向に重なっているため、非晶質半導体層
22、ゲート絶縁体層23のピンホール等によりゲート電極
26に電圧を印加したときに、ソース電極24、ドレイン電
極25へ電流が流れてしまいゲートリークの現象が生じや
すい。さらに、電極の重なりのためゲート電極26に余分
な浮遊容量が、第11図に示すようにゲート電極26に付随
することになる。そのため液晶マトリックス表示デバイ
ス等に使用する場合、液晶表示画素28に入力されている
信号が、パルス的に印加されるゲート電圧が浮遊容量29
を通して、悪影響を受けてしまう欠点を有していた。
本発明の目的は、従来の欠点を解消し、ゲートリークお
よびゲート電極に付随する浮遊容量を減少するTFTアレ
イの製造方法を提供することである。
よびゲート電極に付随する浮遊容量を減少するTFTアレ
イの製造方法を提供することである。
（問題点を解決するための手段） 本発明のTFTアレイの製造方法は、TFT素子部のソース、
ドレイン電極とゲート電極とを、同一形状のn+非晶質半
導体層と第１金属部の積層を同一工程で形成し、さらに
その上に異なる形状で構成する第２金属部も同一工程で
形成するものである。
ドレイン電極とゲート電極とを、同一形状のn+非晶質半
導体層と第１金属部の積層を同一工程で形成し、さらに
その上に異なる形状で構成する第２金属部も同一工程で
形成するものである。
また、ソース、ドレイン電極とゲート電極に使用する第
１金属部と、ゲート絶縁体層に使用する目的の絶縁体層
をマスクにして、機能部分の非晶質半導体層の島化を行
ない、同時に所定の位置に形成されている絶縁体層をマ
スクにして、クロスオーバー部分の非晶質半導体層の島
化を行なうものである。
１金属部と、ゲート絶縁体層に使用する目的の絶縁体層
をマスクにして、機能部分の非晶質半導体層の島化を行
ない、同時に所定の位置に形成されている絶縁体層をマ
スクにして、クロスオーバー部分の非晶質半導体層の島
化を行なうものである。
さらに、ソース、ドレイン電極と、ゲート電極の一部に
使用するn+半導体層の形成に際し、第１金属部をマスク
にすると同時に、島化したゲート絶縁体層の段差を利用
してn+半導体層の不要部をエッチング除去するものであ
る。
使用するn+半導体層の形成に際し、第１金属部をマスク
にすると同時に、島化したゲート絶縁体層の段差を利用
してn+半導体層の不要部をエッチング除去するものであ
る。
（作用） 本発明により、TFT部分のソース、ドレイン電極とゲー
ト電極との間に非晶質シリコンと絶縁体層の薄膜が縦方
向に存在しないため、ゲートリークも浮遊容量も軽減す
ることができる。
ト電極との間に非晶質シリコンと絶縁体層の薄膜が縦方
向に存在しないため、ゲートリークも浮遊容量も軽減す
ることができる。
また、クロスオーバー部に関しては、成膜された非晶質
半導体層とゲート絶縁体層の上のn+非晶質半導体層およ
び第１金属をエッチングせずに残してもよく、こうする
ことによりダメージを受けることが少なく、重大欠陥で
あるゲート・ソース電極間のショートも軽減することが
できる。
半導体層とゲート絶縁体層の上のn+非晶質半導体層およ
び第１金属をエッチングせずに残してもよく、こうする
ことによりダメージを受けることが少なく、重大欠陥で
あるゲート・ソース電極間のショートも軽減することが
できる。
（実施例） 本発明の一実施例を第１図ないし第８図に基づいて説明
する。第１図は本発明のTFTアレイの断面図であり、第
２図は同TFTアレイの平面図の一部である。
する。第１図は本発明のTFTアレイの断面図であり、第
２図は同TFTアレイの平面図の一部である。
第１図において、１は絶縁基板、２は非晶質半導体層、
３は絶縁体層、４はn+半導体層、５は第１金属部、６は
ソース電極、６′はドレイン電極、７はゲート電極、８
は接触電極であり、９は絵素電極である。
３は絶縁体層、４はn+半導体層、５は第１金属部、６は
ソース電極、６′はドレイン電極、７はゲート電極、８
は接触電極であり、９は絵素電極である。
第２図において、10はバスバー電極であり、11はクロス
オーバー部である。
オーバー部である。
第１および第２図に示すTFTアレイの作成工程を（１）
ないし（７）に順次説明する。
ないし（７）に順次説明する。
（１）第３図（ａ）および（ｂ）は、第１工程を示す断
面図および平面図である。同図において絶縁基板１上
に、絵素電極９およびマトリックスアレイ形成用のバス
バー電極10を形成する。
面図および平面図である。同図において絶縁基板１上
に、絵素電極９およびマトリックスアレイ形成用のバス
バー電極10を形成する。
（２）第４図は、第２工程を示す断面図である。同図に
おいて、非晶質半導体層２、およびゲート絶縁体層３を
プラズマCVD法により、第３図で得られた基板上に成膜
する。
おいて、非晶質半導体層２、およびゲート絶縁体層３を
プラズマCVD法により、第３図で得られた基板上に成膜
する。
（３）第５図（ａ）および（ｂ）は、第３工程を示す断
面図および平面図である。同図において、ゲート絶縁体
層３を、クロスオーバー部11、およびTFT機能部12に所
定の形状でパターニングする。
面図および平面図である。同図において、ゲート絶縁体
層３を、クロスオーバー部11、およびTFT機能部12に所
定の形状でパターニングする。
（４）第６図は第４工程を示す断面図である。同図にお
いて、n+半導体層４をプラズマCVD法で上記基板上全面
に作成し、さらに、n+半導体層４の上面全面に第１金属
部５を蒸着等で作成する。この場合、ゲート絶縁体層３
の表面と他の部分のn+半導体層は第６図の4aのように連
絡されている。
いて、n+半導体層４をプラズマCVD法で上記基板上全面
に作成し、さらに、n+半導体層４の上面全面に第１金属
部５を蒸着等で作成する。この場合、ゲート絶縁体層３
の表面と他の部分のn+半導体層は第６図の4aのように連
絡されている。
（５）第７図（ａ）および（ｂ）は第５工程を示す断面
図および平面図である。同図に示すように、第１金属部
５をソース電極６、ドレイン電極６′とゲート電極７全
体にレジスト13をかけてパターニング形成する。
図および平面図である。同図に示すように、第１金属部
５をソース電極６、ドレイン電極６′とゲート電極７全
体にレジスト13をかけてパターニング形成する。
（６）第８図（ａ）および（ｂ）は、第６工程を示す断
面図および平面図である。上記のようにパターニングし
た第１金属部５をマスクにしてn+半導体層４を、また上
記パターニングされたゲート絶縁体層３をマスクにして
非晶質半導体層２と、ゲート絶縁体層３の側面に薄く形
成されたn+半導体層4aをエッチング除去し、TFT部、ク
ロスオーバー部11およびソース電極６、ドレイン電極
６′、ゲート電極７（これらを第２金属部という）を同
時に作成する。
面図および平面図である。上記のようにパターニングし
た第１金属部５をマスクにしてn+半導体層４を、また上
記パターニングされたゲート絶縁体層３をマスクにして
非晶質半導体層２と、ゲート絶縁体層３の側面に薄く形
成されたn+半導体層4aをエッチング除去し、TFT部、ク
ロスオーバー部11およびソース電極６、ドレイン電極
６′、ゲート電極７（これらを第２金属部という）を同
時に作成する。
（７）第７工程は、上記基板で作成されたTFTアレイを
マトリックスアレイにするため、第１金属部５をパター
ニングして、第１図に示すように形成して完成する。
マトリックスアレイにするため、第１金属部５をパター
ニングして、第１図に示すように形成して完成する。
（発明の効果） 本発明によれば、TFT部のソース電極、ドレイン電極と
ゲート電極を同時に形成することにより、電極間に縦方
向に薄膜が存在しないため、ゲートリークおよび浮遊容
量を軽減することができる効果がある。
ゲート電極を同時に形成することにより、電極間に縦方
向に薄膜が存在しないため、ゲートリークおよび浮遊容
量を軽減することができる効果がある。
さらに、ゲートのバスバー電極と、ソース電極とのクロ
スオーバー部に関しても、成膜された非晶質半導体層と
ゲート絶縁体層の上のn+非晶質半導体層および第１金属
をエッチングせずに残すことにより、ダメージを受ける
ことが少なく、重大欠陥であるゲート・ソース電極間の
ショートも軽減することができる効果もある。
スオーバー部に関しても、成膜された非晶質半導体層と
ゲート絶縁体層の上のn+非晶質半導体層および第１金属
をエッチングせずに残すことにより、ダメージを受ける
ことが少なく、重大欠陥であるゲート・ソース電極間の
ショートも軽減することができる効果もある。
第１図は本発明の一実施例によるTFTアレイの断面図、
第２図は同平面図、第３図ないし第８図は同TFTアレイ
の製造工程図、第９図および第10図は従来のTFTアレイ
の断面図、第11図は液晶マトリックスディスプレイの等
価回路の一部である。 1,21……絶縁基板、2,22……非晶質半導体層、3,23……
ゲート絶縁体層、４……n+半導体層、５……第１金属
部、6,24……ソース電極、６′,25……ドレイン電極、
７……ゲート電極、８……接触電極、9,27……絵素電
極、10……バスバー電極、11……クロスオーバー部、12
……TFT機能部、13……レジスト。
第２図は同平面図、第３図ないし第８図は同TFTアレイ
の製造工程図、第９図および第10図は従来のTFTアレイ
の断面図、第11図は液晶マトリックスディスプレイの等
価回路の一部である。 1,21……絶縁基板、2,22……非晶質半導体層、3,23……
ゲート絶縁体層、４……n+半導体層、５……第１金属
部、6,24……ソース電極、６′,25……ドレイン電極、
７……ゲート電極、８……接触電極、9,27……絵素電
極、10……バスバー電極、11……クロスオーバー部、12
……TFT機能部、13……レジスト。
Claims (1)
- 【請求項１】予め必要な電極部を形成した絶縁基板上
に、非晶質半導体層及び絶縁体層を順次連続して形成す
る第１の工程と、 前記絶縁体層をパターニングして薄膜トランジスタ部の
ゲート絶縁体層及びクロスオーバー部の絶縁体層を残す
第２の工程と、 パターニングした前記絶縁体層及び露出した非晶質半導
体層の表面を覆うように不純物を含む非晶質半導体層及
び第１の金属層を順次形成した後、薄膜トランジスタ部
を残して他の部分の前記第１の金属層及び不純物を含む
非晶質半導体層を除去する第３の工程と、 パターニングした前記第１の金属層及びゲート絶縁体層
と、クロスオーバー部の絶縁体層をマスクとして、露出
した非晶質半導体層を除去すると共に、前記第１の金属
層をマスクとして前記ゲート絶縁体層の側面に形成され
た不純物を含む非晶質半導体層を除去する第４の工程
と、 パターニングした前記第１の金属層のソース・ドレイン
電極及びゲート電極に対応する部分と、クロスオーバー
部に第２の金属層からなる電極配線部を形成する第５の
工程とからなり、 薄膜トランジスタ部のソース・ドレイン電極とゲート電
極を並列的に配置したことを特徴とする薄膜トランジス
タアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074186A JPH0682682B2 (ja) | 1985-04-10 | 1985-04-10 | 薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074186A JPH0682682B2 (ja) | 1985-04-10 | 1985-04-10 | 薄膜トランジスタアレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234076A JPS61234076A (ja) | 1986-10-18 |
| JPH0682682B2 true JPH0682682B2 (ja) | 1994-10-19 |
Family
ID=13539886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074186A Expired - Fee Related JPH0682682B2 (ja) | 1985-04-10 | 1985-04-10 | 薄膜トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682682B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1208851B (it) * | 1987-02-17 | 1989-07-10 | Fiat Auto Spa | Dispositivo per compensare i fenomeni di imbardata indotti su un autoveicolo in marcia da raffica di vento trasversali |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136272A (ja) * | 1984-12-07 | 1986-06-24 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1985
- 1985-04-10 JP JP60074186A patent/JPH0682682B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61234076A (ja) | 1986-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |