JPH0683167B2 - Digital data transmission device - Google Patents
Digital data transmission deviceInfo
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- JPH0683167B2 JPH0683167B2 JP21897988A JP21897988A JPH0683167B2 JP H0683167 B2 JPH0683167 B2 JP H0683167B2 JP 21897988 A JP21897988 A JP 21897988A JP 21897988 A JP21897988 A JP 21897988A JP H0683167 B2 JPH0683167 B2 JP H0683167B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数個のチャンネル部とそれらを制御する共
通部とから成るデジタル伝送装置に利用する。特に、チ
ャンネル制御手段に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention is used for a digital transmission device including a plurality of channel units and a common unit for controlling them. In particular, it relates to channel control means.
本発明は、入力信号のそれぞれを制御回路のデータに基
づき指定のタイムスロットに割付けるコンバータ回路を
有するデジタルデータ伝送装置において、 制御回路の不調時にコンバータ回路を伝送路から切離す
ことにより、 タイムスロットへの異常割付けによる障害を防止するこ
とができるようにしたものである。The present invention provides a digital data transmission device having a converter circuit that allocates each of input signals to a designated time slot based on the data of the control circuit, by disconnecting the converter circuit from the transmission line when the control circuit malfunctions, It is possible to prevent failures due to abnormal allocation to the.
従来例では、第2図に示すように、共通制御回路301′
からの制御信号を入力した制御回路103および203はコン
バータ回路101および201への入力信号のタイムスロット
を指定するデータを生成する。コンバータ回路101およ
び201の出力は共通線10に与えられたインタフェース回
路302を経由してデジタル伝送路40に送出される。In the conventional example, as shown in FIG. 2, the common control circuit 301 '
The control circuits 103 and 203 to which the control signal from the input circuit is input generate data designating the time slots of the input signals to the converter circuits 101 and 201. The outputs of the converter circuits 101 and 201 are sent to the digital transmission line 40 via the interface circuit 302 provided to the common line 10.
しかし、このような従来例では、制御回路が異常動作し
て入力信号が所定のタイムスロットに正確に割付けられ
なくてもデジタル伝送路に送出される欠点があった。However, in such a conventional example, there is a drawback that the control circuit operates abnormally and the input signal is sent to the digital transmission line even if it is not correctly assigned to a predetermined time slot.
本発明はこのような欠点を除去するもので、タイムスロ
ットへの異常割付けによる障害を防止することができる
デジタルデータ伝送装置を提供することを目的とする。The present invention eliminates such drawbacks, and an object of the present invention is to provide a digital data transmission device capable of preventing a failure due to abnormal allocation to a time slot.
本発明は、複数個の入力信号が到来する端子と、この端
子を経由する入力信号のひとつを指定されたタイムスロ
ットに割付けた信号を生成するコンバータ回路およびタ
イムスロットを指定するデータをこのコンバータ回路に
与える制御回路を有するチャンネル部の複数個と、この
各チャネル部のコンバータ回路の出力をデジタル伝送路
に接続するインタフェース回路および上記制御回路にタ
イムスロット割付け情報を与える共通制御回路を含む共
通部とを備えたデジタルデータ伝送装置において、上記
チャンネル部のそれぞれは、上記コンバータ回路の出力
に接続され、自チャンネル部の制御回路の異常時に自チ
ャンネル部のコンバータ回路で生成された信号の通過を
禁止するスイッチ回路を備え、上記共通制御回路は、各
チャンネル部の制御回路を監視し、タイムスロットの割
付け情報が制御回路に正常に伝送されない異常を検出す
ると上記スイッチ回路を開路状態に制御する制御手段を
備えることを特徴とする。The present invention provides a terminal to which a plurality of input signals arrive, a converter circuit that generates a signal in which one of the input signals passing through this terminal is assigned to a specified time slot, and data that specifies the time slot. A plurality of channel parts each having a control circuit given to the above, a common part including an interface circuit for connecting the output of the converter circuit of each channel part to a digital transmission line, and a common control circuit for giving time slot allocation information to the control circuit. In the digital data transmission device including the above, each of the channel units is connected to the output of the converter circuit, and prohibits passage of a signal generated by the converter circuit of the own channel unit when the control circuit of the own channel unit is abnormal. A switch circuit is provided, and the common control circuit controls each channel section. Monitoring the circuit, characterized in that it comprises control means for controlling when detecting the abnormality allocation information of the time slot is not normally transmitted to the control circuit the switch circuit to open circuit.
コンバータ回路が、制御回路からのデータに基づき入力
信号を指定のタイムスロットに出力する。このコンバー
タ回路の出力はスイッチ回路を経由してデジタル伝送路
に伝送される。ところで、制御回路が正常に動作してい
るときはスイッチ回路は閉路しているが、異常時には開
路状態になる。The converter circuit outputs the input signal to the designated time slot based on the data from the control circuit. The output of this converter circuit is transmitted to the digital transmission line via the switch circuit. By the way, the switch circuit is closed when the control circuit is operating normally, but is opened when the control circuit is abnormal.
以下、本発明の一実施例を図面に基づき説明する。第1
図はこの実施例の構成を示すブロック構成図である。An embodiment of the present invention will be described below with reference to the drawings. First
The figure is a block diagram showing the configuration of this embodiment.
この実施例は、第1図に示すように、タイムスロットデ
ータ130で指定されるタイムスロットに入力信号110を出
力するコンバータ回路101、コンバータ回路101の出力12
0を入力し、共通制御回路301からのスイッチ制御信号20
に応じて共通線10に出力するスイッチ回路102および共
通制御回路301からの制御信号30を入力し、タイムスロ
ットデータ130を出力する制御回路103を有するチャンネ
ル部100と、このチャンネル部100と同一構成のチャンネ
ル部200と、複数個のチャンネル部に対してスイッチ制
御信号と制御信号とを出力する共通制御回路301および
複数個のチャンネル部のスイッチ回路の出力をデジタル
伝送路40に接続するインタフェース回路302を有する共
通部300とを備える。すなわち、この実施例は、複数個
の入力信号が到来する端子である入力端子400と、この
端子400を経由する入力信号のひとつを指定されたタイ
ムスロットに割付けた信号を生成するコンバータ回路10
1およびタイムスロットを指定するデータを生成し、こ
のコンバータ回路101に与える制御回路103を有するチャ
ンネル部100およびチャンネル部100と同じ構成のチャン
ネル部200とを備え、チャンネル部100のそれぞれは、さ
らに、コンバータ回路101の出力に接続され、自チャン
ネル部の制御回路103の異常時に自チャンネルの部のコ
ンバータ回路で生成した信号の通過を禁止するスイッチ
回路102を備える。In this embodiment, as shown in FIG. 1, a converter circuit 101 that outputs an input signal 110 in a time slot designated by time slot data 130, an output 12 of the converter circuit 101.
Input 0 and switch control signal 20 from the common control circuit 301
Corresponding to the channel section 100 having the control circuit 103 for inputting the control signal 30 from the switch circuit 102 and the common control circuit 301 for outputting to the common line 10 and outputting the time slot data 130, and the same configuration as the channel section 100. Channel unit 200, a common control circuit 301 that outputs a switch control signal and a control signal to a plurality of channel units, and an interface circuit 302 that connects the outputs of the switch circuits of the plurality of channel units to the digital transmission path 40. And a common unit 300 having. That is, in this embodiment, an input terminal 400, which is a terminal to which a plurality of input signals arrive, and a converter circuit 10 for generating a signal in which one of the input signals passing through this terminal 400 is assigned to a designated time slot.
1 and a channel section 100 having a control circuit 103 for generating data designating a time slot and giving this converter circuit 101 and a channel section 200 having the same configuration as the channel section 100, each of the channel sections 100 further includes: A switch circuit 102 is provided which is connected to the output of the converter circuit 101 and which prohibits passage of a signal generated by the converter circuit of the own channel section when the control circuit 103 of the own channel section is abnormal.
次に、この実施例の動作を説明する。Next, the operation of this embodiment will be described.
まず、チャンネル部100が実装された場合を説明する。
共通制御回路301は制御信号30を介してチャンネル部100
の制御回路103を常に監視している。チャンネル部100が
実装される以前は共通制御部301は実装されてないこと
を認識し、スイッチ制御信号20をスイッチ回路102が開
路状態になるように設定する。チャンネル部100が実装
されると、共通制御部301は実装を認識し、タイムスロ
ットデータ130をコンバータ部101に設定するために制御
信号30を用いて制御回路103と通信を行う。正常なデー
タが制御回路103に設定されると、共通制御部301はスイ
ッチ制御信号20を制御してスイッチ回路102を閉路状態
にする。これによって入力信号110は共通線10の正しい
タイムスロット位置に出力される。また、正常なデータ
が制御回路103に伝送されない異常時には、共通制御部3
01によってスイッチ回路102の開路状態を継続させる。First, a case where the channel unit 100 is mounted will be described.
The common control circuit 301 controls the channel unit 100 via the control signal 30.
The control circuit 103 is constantly monitored. Before the channel unit 100 is mounted, the common control unit 301 recognizes that the common control unit 301 is not mounted, and sets the switch control signal 20 so that the switch circuit 102 is opened. When the channel unit 100 is mounted, the common control unit 301 recognizes the mounting and communicates with the control circuit 103 using the control signal 30 to set the time slot data 130 in the converter unit 101. When normal data is set in the control circuit 103, the common control unit 301 controls the switch control signal 20 to put the switch circuit 102 in a closed state. This causes the input signal 110 to be output at the correct time slot position on the common line 10. Also, in the case of an abnormality in which normal data is not transmitted to the control circuit 103, the common control unit 3
The switch circuit 102 is kept open by 01.
また、制御回路103の異常が発見された場合に、共通制
御回路301は常に制御信号30を介して監視をしているの
で、共通制御部301はスイッチ回路102を開路状態にする
ようにスイッチ制御信号20を制御する。Further, when the abnormality of the control circuit 103 is detected, the common control circuit 301 constantly monitors through the control signal 30, so the common control unit 301 performs the switch control so as to open the switch circuit 102. Control signal 20.
また、この制御は、チャンネル部200および複数個のチ
ャンネル部が存在しても、共通制御部301の制御信号と
スイッチ制御信号とを拡張することによって実現でき
る。Further, this control can be realized by expanding the control signal of the common control unit 301 and the switch control signal even if the channel unit 200 and the plurality of channel units are present.
本発明は、以上説明したように、チャンネル部が正常に
動作した場合に共通線に接続されているスイッチ回路を
動作させ、異常時には動作させないので、タイムスロッ
トの異常割付けによる外部への障害波及を防止できる効
果がある。As described above, the present invention operates the switch circuit connected to the common line when the channel section operates normally, and does not operate when there is an abnormality. There is an effect that can be prevented.
第1図は本発明実施例の構成を示すブロック構成図。 第2図は従来例の構成を示すブロック構成図。 10……共通線、20、21……スイッチ制御信号、30、31…
…制御信号、40……デジタル伝送路、100……チャンネ
ル部、101……コンバータ回路、102……スイッチ回路、
103……制御回路、110……入力信号、120……コンバー
タ回路出力、130……タイムスロットデータ、200……チ
ャンネル部、300……共通部、301、301′……共通制御
回路、302……インタフェース回路、400……入力端子。FIG. 1 is a block diagram showing the configuration of the embodiment of the present invention. FIG. 2 is a block diagram showing the configuration of a conventional example. 10 …… Common line, 20,21 …… Switch control signal, 30,31…
… Control signal, 40… Digital transmission line, 100… Channel section, 101… Converter circuit, 102… Switch circuit,
103 ... control circuit, 110 ... input signal, 120 ... converter circuit output, 130 ... time slot data, 200 ... channel part, 300 ... common part, 301, 301 '... common control circuit, 302 ... ... interface circuit, 400 ... input terminal.
Claims (1)
ムスロットに割付けた信号を生成するコンバータ回路お
よびタイムスロットを指定するデータをこのコンバータ
回路に与える制御回路を有するチャンネル部の複数個
と、 この各チャネル部のコンバータ回路の出力をデジタル伝
送路に接続するインタフェース回路および上記制御回路
にタイムスロット割付け情報を与える共通制御回路を含
む共通部と を備えたデジタルデータ伝送装置において、 上記チャンネル部のそれぞれは、上記コンバータ回路の
出力に接続され、自チャンネル部の制御回路の異常時に
自チャンネル部のコンバータ回路で生成された信号の通
過を禁止するスイッチ回路を備え、 上記共通制御回路は、各チャンネル部の制御回路を監視
し、タイムスロットの割付け情報が制御回路に正常に伝
送されない異常を検出すると上記スイッチ回路を開路状
態に制御する制御手段を備える ことを特徴とするデジタルデータ伝送装置。Claim: What is claimed is: 1. A terminal to which a plurality of input signals arrive, a converter circuit for generating a signal in which one of the input signals passing through the terminal is assigned to a designated time slot, and data for designating the time slot. A common part including a plurality of channel parts each having a control circuit to be provided to the circuit, an interface circuit for connecting the output of the converter circuit of each channel part to a digital transmission line, and a common control circuit for giving time slot allocation information to the control circuit. In the digital data transmission device including and, each of the channel parts is connected to the output of the converter circuit, and the passage of the signal generated by the converter circuit of the own channel part is prohibited when the control circuit of the own channel part is abnormal. A switch circuit for controlling each channel The control circuit monitors the digital data transmission apparatus, characterized in that it comprises control means for controlling when detecting the abnormality allocation information of the time slot is not normally transmitted to the control circuit the switch circuit to open circuit.
Priority Applications (1)
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|---|---|---|---|
| JP21897988A JPH0683167B2 (en) | 1988-08-31 | 1988-08-31 | Digital data transmission device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267029A JPH0267029A (en) | 1990-03-07 |
| JPH0683167B2 true JPH0683167B2 (en) | 1994-10-19 |
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ID=16728364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21897988A Expired - Fee Related JPH0683167B2 (en) | 1988-08-31 | 1988-08-31 | Digital data transmission device |
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| Country | Link |
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| JP (1) | JPH0683167B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828367A (en) * | 1993-10-21 | 1998-10-27 | Rohm Co., Ltd. | Display arrangement |
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-
1988
- 1988-08-31 JP JP21897988A patent/JPH0683167B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH0267029A (en) | 1990-03-07 |
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