JPH0691546B2

JPH0691546B2 - 通信制御方法および装置

Info

Publication number: JPH0691546B2
Application number: JP61048435A
Authority: JP
Inventors: 健一郎高橋; 雄吉上野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-07
Filing date: 1986-03-07
Publication date: 1994-11-14
Anticipated expiration: 2009-11-14
Also published as: US4814761A; JPS62207044A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はコンピュータにより構成される主局およびI/O
システム間のデータ通信制御方法および装置に係り、特
に、コンピュータに接続される各種I/Oシステムとコン
ピュータ間のデータ授受に好適な通信制御方法および装
置に関する。

〔発明の背景〕

例えば、1985年４月22日発行の「日経エレクトロニク
ス」第185〜288頁には、各種のローカル・エリア・ネッ
トワークについて、紹介および解説がなされている。そ
の中には、コンピュータを含む主局と複数の各種I/Oシ
ステムとを、ループ状の通信線路で接続し、主局と各I/
Oシステムとの間でデータの授受を行なう通信システム
が示されている。

このような通信システムでは、多くの場合、通信データ
の宛先を指定するために、データには宛先コードが付加
され、また必要な場合にはその通信データの総ビット数
や終了コードなどを含ませなければならない。

このために、主局や各I/Oシステムの構造が複雑となっ
て信頼性低下やコスト上昇をもたらすばかりでなく、デ
ータの送信効率が低下し、データ授受に要する時間が長
くなるという欠点がある。

このために、例えば、主局からの指令でI/Oシステムの
機器を制御し、その応答データを主局へ返送させるよう
な一般的な端末制御の場合でも、被制御端末機器が高速
作動するパルスモータの励磁コイルなどであるときに
は、十分に対応することができないという問題を生ず
る。

本発明は前述のような欠点や問題を解決するためになさ
れたものである。

〔発明の目的〕

本発明の目的は、コンピュータを含む主局と、これに接
続される各種I/Oシステムとの間のデータ送受信を、シ
ンプルなインターフェイスで安価に実施することのでき
る通信制御方法および装置を提供することにある。

また、本発明の他の目的はパルスモータの励磁電流の制
御など、高速作動機構の制御をも行なうことのできる通
信制御方法および装置を提供することにある。

〔発明の概要〕

本発明の特徴は、高速かつ確実にデータを送受信するた
めに、データ通信路の他に、データに同期したクロック
信号を各I/Oシステムに予め設定されたビット数の総和
に等しい個数ずつ、連続的に送出する通信路を備え、こ
のクロック信号によって、リング状に接続された複数の
I/Oシステムへのデータの送受信と、データを送受信す
るI/Oシステムの切換・選択と、各I/Oシステム毎に送受
信するデータのビット数を制御する点にある。

上記の各I/Oシステムは、データの受信と同時にデータ
の送信を実行することが可能である。

また、各I/Oシステムは、データの受信・送信中は、受
信したクロック信号を後続段のI/Oシステムへ中継する
ことはしないが、自局に割当てられたビット数に等しい
クロックおよびデータを受信した後は、受信したクロッ
ク信号およびデータは、そのまゝ後続段のI/Oシステム
へ中継する。

〔発明の実施例〕

以下、本発明の一実施例を第1,2,3図により説明する。

第１図は、本実施例のシステム構成を示す概略ブロック
図である。

主局１は、本システムのデータ通信を制御する機能を有
する部分で、クロックパルス出力部８から、クロックパ
ルスを光信号として出力し、クロックパルス通信路６の
オプチカルファイバーを通し、初段のI/Oシステム２の
クロックパルス入力部10のホトトランジスタに送る。

又同時に、主局１のシリアルデータ出力部９からは、シ
リアルデータが、光信号として、シリアルデータ通信路
７を通して、初段のI/Oシステム２のシリアルデータ入
力部11のホトトランジスタに送られる。

初段I/Oシステム２の出力部8,9からの光信号（クロック
およびシリアルデータ）は、通信路6,7を通し、次段のI
/Oシステム３の入力部10,11にあるそれぞれのホトトラ
ンジスタに送られる。

次段I/Oシステム３の出力部8,9は同じように、通信路6,
7を通してさらに後続段のI/Oシステム４の入力部10,11
に接続される。

このような縦続接続が、必要なI/Oシステムの段数だけ
行なわれた後、最終段のI/Oシステム５の出力部8,9は、
通信路6,7を通して主局１の入力部10,11に接続される。
このように本実施例においては、主局および多数のI/O
システムが、クロック用およびシリアルデータ用の２本
の通信路により、リング状に接続される。

なお、第１図では図示を省略されているが、各I/Oシス
テムには、第３図に関して後述するように必要なデータ
を取り込み、これに基づいて制御、調整を行なうと共
に、クロックおよび自局宛でないデータを後続段I/Oに
転送する機能部品（マイクロプロセッサやCPUなど）が
備えられている。

第２図は、主局１の内部回路を示すブロック図である。

クロックパルス出力部８（この例では、LEDよりなる）
には、クロックパルス発振回路14で発生されたパルスが
アンドゲート51を介して供給され、パルス状の光信号に
変換されて出力される。

これと同時に、前記パルスはクロックパルス出力制御カ
ウンタ29によって計数される。カウンタ29のＱ出力は、
予定数計数するまではハイレベルであり、その後カウン
トアップするまではローレベルである。

このＱ出力によって前記アンドゲート51が開閉されるの
で、８に対しては、予定パルス数を出力したら、その後
予定時間はパルス出力を停止させるという周期で制御さ
れたパルスが入力され、光信号のクロックパルスとして
出力される。

又このクロックパルスは、アドレスカウンタ15のクロッ
ク入力端子CKにも入力され、前記したクロックパルス出
力制御の１周期毎に、アドレス出力データが１加算され
るように動作する。

前記クロックパルスはまた、メモリセレクトカウンタ18
にも入力されて計数される。このメモリセレクトカウン
タ18は、接続されているI/Oシステムごとに設定されて
いるデータビット数に応じてあらかじめプログラムされ
たタイミングで、CS1〜CSnのいずれか１つのＱ出力端が
ローレベルになるように設定されている。

その結果、バッファメモリ20,21〜24,25のいずれか１つ
のメモリ対がセレクトされて有効になる。

なお、第２図の各メモリ対のうち、左側のもの20,22,…
…24は出力データバッファメモリであり、右側のもの2
1,23……25は入力データバッファメモリである。また最
上段のメモリ対20,21は初段I/Oシステム２に対応し、最
下段のメモリ対24,25は最終I/Oシステム５に対応すると
いうように、各メモリ対は固有のI/Oシステムに対応づ
けられている。

セレクトされたメモリ対の内、アドレスカウンタ15から
出力されるアドレスデータで指定されたアドレスの、出
力データバッファメモリのデータが、シリアルデータ出
力シフトレジスタ16の入力端子PINに入力される。

これにより、出力シフトレジスタ16のSOUT端子から出力
されるシリアルデータが、シリアルデータ出力部９（こ
の例では、LED）により光信号に変換され、通信路７を
介して外部に出力される。

一方、シリアルデータ入力部11（例えば、フォトトラン
ジスタ）から入力されたシリアルデータは、シリアルデ
ータ入力シフトレジスタ17のSIN端子に入力され、この
シフトレジスタの出力端子POUTからパラレルデータとし
て出力される。

このデータは、その時に有効状態にあるメモリ対の入力
データバッファメモリの、アドレスカウンタ15の出力に
よって定まるアドレスに記憶される。

クロックパルス遅延補償回路19は、クロックパルス発振
器14よりのクロックパルスを供給されると共に、このク
ロックパルスとが主局１の出力部８を送出され、各I/O
を通過して再び主局１に戻るのに必要な遅延時間を記憶
し、シリアルデータ入力シフトレジスタ17のクロック入
力CKに供給されるクロック信号のタイミングを定めるよ
うに動作する。

前記入力データバッファメモリ21,23……25上に記憶さ
れたデータは、コンピュータ部12からの指示により、バ
ス切換回路13でアクセスのタイミング制御が行なわれた
上で、コンピュータ部12に読み取られる。

一方、出力データバッファメモリ20,22,……24に対して
も、同じような、コンピュータ部12によるバス切換制御
が行なわれ、コンピュータ部12からのデータが書き込ま
れる。

第３図は、第１図に示したI/Oシステム2,3,4,5のインタ
ーフェイス部の回路ブロック図である。なお、これらの
I/Oシステムは実質上同じ構成であり、その動作も同じ
であるので、ここではI/Oシステム２についてのみ図
示、説明する。

インターフェイスリセットワンショット34は、リトリガ
ラブルのワンショットマルチバイブレータで構成され、
予定時間内にクロックパルスが入力されないと、そのＱ
出力がローレベルに反転してデータビット数カウンタ31
をクリアーし、同時にフリップフロップ35をセットす
る。

このように、カウンタ31がクリアーされた状態では、カ
ウンタ31の出力Qnはローレベルであり、アンドゲート3
7,39は開かれ、ナンドゲート45は閉じられている。それ
故に、クロックパルス入力部10よりクロックパルスが入
力されると、データビット数カウンタ31がこれをカウン
トする。

また同じクロックパルスはアンドゲート39を介してデー
タ入力シフトレジスタ32にも供給されるので、前記カウ
ンタ31のカウントがフルカウントになり、そのQn出力が
ハイレベルになってアンドゲート39が閉じられるまで、
シリアルデータ入力部11から入力されるシリアルデータ
は、データ入力シフトレジスタ32に取り込まれる。

またこれと同時に、前記クロックパルスはデータ出力シ
フトレジスタ33のクロック入力端子CKにも供給される。
一方、この時フリップフロップは、クロック入力によっ
てリセットされており、そのＱ出力がハイレベルでアン
ドゲート41が開かれているので、このデータ出力シフト
レジスタ33にI/O部30から設定されたデータは、アンド
ゲート41およびノアゲート43を介して、シリアルデータ
出力部９にシリアルデータとして出力される。

このとき、後続段の各I/Oシステムでは、クロックを受
信する状態にはないので、各フリップフロップ35はセッ
ト状態にあり、アンドゲート47が開かれている。

それ故に、前段のI/Oシステムから後続段の各I/Oシステ
ムのデータ入力部11に伝送されたシリアルデータは、ア
ンドゲート47およびノアゲート43を通り、データ出力部
９から後続段のI/Oシステムにそのまゝ伝送される。

データビット数カウンタ31がフルカウントになると、そ
のQn出力がハイレベルになるので、このカウンタ31のク
ロック入力のアンドゲート37が閉じられる。そして、前
記Qn出力は、ワンショット34のＱ出力によってカウンタ
31がリセットされるまでハイレベルに固定される。

これによりアンドゲート37,39は閉じられ、ナンドゲー
ト45が開かれるので、クロックパルス出力部８には、入
力部10に供給されたクロックパルスがそのまま出力され
る。

また、このとき、フリップフロップ35はセット状態とな
り、そのＱ出力によってアンドケート47が開かれ、アン
ドゲート41が閉じられるので、シリアルデータ出力部９
には、シリアルデータ入力部11より入力されたシリアル
データが、アンドゲート47およびノアゲート43を介して
そのまま出力される。

以上のようにして、第３図のI/Oシステムは、データビ
ット数カウンタ31の設定によって決まる自局に必要なビ
ット数のデータを、取り込んでI/O部30に入力し、又必
要なビット数のデータをI/O部30から出力する。そして
その後は、クロックパルスの入力が予定時間以上途絶え
るまで、このI/Oシステムは、次段のI/Oシステムに、主
局１から伝送されたクロックパルス及びシリアルデータ
をただ伝送する（素通りさせる）だけの動作を行なう。

これと同じ動作を、第１図のようにループ状に接続され
た全てのI/Oシステムが行なうために、各I/Oシステム
は、予め設定された必要なビット数のデータを、順次に
送・受信することが可能になる。

以上に述べた本発明の通信システムの動作を、第４図の
具体的なシステム構成例の場合について、第５図のタイ
ムチャートを参照してさらに詳細に説明する。

第４図では、主局１とI/Oシステム２〜４が通信路６お
よび７によってループ状に接続されており、I/Oシステ
ム2,3,4はそれぞれ、８ビット、４ビット、６ビットに
設定されている。

換言すれば、I/Oシステム２〜４の各データビット数カ
ウンタ31はそれぞれ8,4,6個のクロックをカウントした
ときにカウントアップするように設定されてる。

主局１は、そのクロックパルス発振回路14およびクロッ
クパルス出力制御カウンタ29によって、第５図（Ａ）の
ように、前記各I/Oシステムのビット数の和（この例で
は、18個になる）に等しい数のクロックパルスを連続的
に出力し、その後予定時間Ｔの間はクロックパルスの送
出を停止するという動作をくり返す。

前記時間Ｔは、ある時間Ts以上クロックが入力されない
ときに、各I/Oシステムのインターフェイスリセットワ
ンショット34のＱ出力が、ローレベルに反転してデータ
ビット数カウンタ31がクリアされる場合の、前記時間Ts
よりも長く選ばれる。

初めに、第４図の通信システムは、主局１からのクロッ
クパルスが送出されていない状態にあると仮定すると、
I/Oシステム２〜４のすべてのインターフェイスリセッ
トワンショット34のＱ出力はローレベルにあり、データ
ビット数カウンタ31はクリアされた状態にある。

第５図（Ａ）のように、時刻t0において、主局１からク
ロックパルスが初段のI/Oシステム２に向けて送信され
ると、第５図（Ｂ）に示すように、インターフェイスリ
セットワンショット34のＱ出力がハイレベルとなり、そ
のデータビット数カウンタ31のクロックのカウントを開
始する。

これと同時に、前述したような、I/O部30に対する入力
データの取り込みおよび主局１に対する出力データの送
出が行なわれる。この間、第５図（Ｃ）に示すように初
段のI/Oシステム２のクロックパルス出力部８からのク
ロック送出は行なわれない。

データビット数カウンタ31が８個のクロックをカウント
した時刻t1に、そのQn出力がハイレベルになると、主局
１から送信されたクロックパルスおよびシリアルデータ
は初段のI/Oシステム２を素通りし、第５図（Ｃ）から
分るように、次段のI/Oシステム３に向けて送出され
る。

クロックパルスが次段のI/Oシステム３に受信される
と、同図（Ｄ）に示すように、次段のI/Oシステム３の
インターフェイスリセットワンショット34のＱ出力がハ
イレベルとなり、そのデータビット数カウンタ31はクロ
ックのカウントを開始する。

そして、カウンタ31が４ビットに相当する４個のクロッ
クをカウントするまでは、次段のI/Oシステム３におい
て、I/O部30に対する入力データの取り込みおよび主局
１に対する出力データの送出が行なわれる。

この間、第５図（Ｅ）にすように、次段のI/Oシステム
３のクロックパルス出力部８からのクロック送出は行な
われない。

データビット数カウンタ31が４個のクロックをカウント
した時刻t2に、そのQn出力がハイレベルになると、主局
１から送信され、初段のI/Oシステム２を素通りしたク
ロックパルスおよびシリアルデータは、次段のI/Oシス
テム３を素通りし、第５図（Ｅ）から分るように、後続
段のI/Oシステム４に向けて送出される。

クロックパルスが後続段のI/Oシステム４に受信される
と、同図（Ｆ）に示すように、後続段のI/Oシステム４
のインターフェイスリセットワンショット34のＱ出力が
ハイレベルとなり、そのデータビット数カウンタ31はク
ロックのカウントを開始する。

これと同時に、I/O部30に対する６ビット分の入力デー
タの取り込みおよび出力データの主局１に対する送出が
行なわれる。この場合、第５図（Ｇ）から分るように、
最終段のI/Oシステム４からのクロックの送出は全く行
なわれない。

以上のようにして、主局１とI/Oシステム２〜４の間の
データ授受が行なわれるので、主局１は、例えば、各初
段のI/Oシステムに対して制御指令を送出し、反対に各
段のI/Oシステムから前記指令に対する応答や検出デー
タを受取ることができる。

本発明者らの実験において、クロックパルスの発振周波
数を16MHzにし、８台のI/Oシステムをリボン状に接続
し、各I/Oシステムのデータ送受信ビット数を８ビット
に設定したところ、各I/Oシステムに５μ秒周期で、８
ビットのデータ送受信が同時に行なえる通信システムが
可能であった。

これは、８ビットのマイクロコンピュータシステムが、
システム内のメモリをアクセスするスピードと同等であ
るから、非常に高速に外部I/Oシステムをアクセスでき
るようになったことが証明される。

また第３図からもわかるように、インターフェイス部の
ハードウエアーが非常にシンプルに構成されているため
に、非常に安価で、かつ信頼性の高い通信システムを実
現することができる。又各I/Oシステムのデータビット
数を自由に設定できる事により、時間ロスの無い通信シ
ステムが実現できる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、つぎ
のような優れた効果が達成される。

（１）データの送受信を全く同時並行的に行なうことが
可能である。

（２）データの送受信先の局番指定など、通信プロトコ
ル手段としてだけ必要なデータを出力する必要が無い。

（３）各I/Oシステムが同時にデータを出力するなどの
危険が全く無い。

（４）各I/Oシステムがデータを送受信できる周期を、
信号が通信システムのループを一巡するに要する時間
（約数μｓ）まで短縮可能であるため、高速機構の制御
も可能である。

（５）制御データを各I/Oに出力した後、I/Oがこれに応
答したことを示すフィードバックデータが、約１周期に
相当する数μｓ後に得られる。

（６）I/Oへの制御データを、主局のメモリー上にパタ
ーンとして設定可能であるために、I/Oの制御プログラ
ムが非常に理解しやすくなる。

（７）データ送受信のための複雑なソフト制御が不要と
なる。

（８）インターフェイス部分がシンプルであるために安
価であり、また応用性が高くなる。

【図面の簡単な説明】

第１図は本発明の１実施例のシステム構成を示す概略ブ
ロック図である。第２図は第１図中の主局のブロック図
である。第３図は第１図中のI/Oシステムのブロック図
である。第４図は本発明の具体例を示す概略ブロック図
である。第５図は第４図の動作を説明するためのタイム
チャートである。１……主局、2,3,4,5……I/Oシステム、６……クロック
パルス通信路、７……シリアルデータ通信路、８……ク
ロックパルス出力部、９……シリアルデータ出力部、10
……クロックパルス入力部、11……シリアルデータ入力
部、12……コンピュータ部、13……バス切換回路、14…
…クロックパルス発振回路、15……アドレスカウンタ、
16……シリアルデータ出力シフトレジスタ、17……シリ
アルデータ入力シフトレジスタ、18……メモリセレクト
カウンタ、19……クロックパルス遅延補償回路、20,22,
24……出力データバッファメモリ、21,22,23……入力デ
ータバッファメモリ、26……出力データバス、27……ア
ドレスデータバス、28……入力データバス、29……クロ
ックパルス出力制御カウンタ、30……I/O部、31……デ
ータビット数カウンタ、32……データ入力シフトレジス
タ、33……データ出力シフトレジスタ、34……インター
フェイスリセットワンショット、35……フリップフロッ
プ

Claims

【特許請求の範囲】

【請求項１】主局および複数のI/Oシステムがクロック
パルス通信路およびシリアルデータ通信路によってルー
プ状に接続された通信系における通信制御方法であっ
て、主局は、予め設定された個数のクロックパルスおよびこ
れに対応するシリアルデータをそれぞれ前記クロックパ
ルス通信路およびシリアルデータ通信路に送出し、各I/Oシステムは、自局のクロックパルス入力部に入力
されたクロックパルスを、その先頭から自局に割当てら
れた個数だけ取り込み、残りのクロックパルスは、その
クロックパルス出力部から後続のI/Oに向けて再送し、前記のように取り込むクロックと同じタイミングで、シ
リアルデータ入力部に入力されたシリアルデータを取り
込み、さらに前記シリアルデータの取り込みと同じタイミング
で、自局からの送信データをそのシリアルデータ出力部
からシリアルデータ通信路上に送出すると共に、各I/Oシステムは、自局にクロックを取り込まないタイ
ミングにおいては、シリアルデータ入力部に受信された
シリアルデータを、そのままシリアルデータ出力部から
シリアルデータ通信路上に送出することを特徴とする通
信制御方法。
【請求項２】各I/Oシステムは、そのクロックパルス入
力部にクロックパルスが入力されなくなった後、予定時
間を経過したときは、そのクロックパルス入力部に入力
されたクロックパルスを、そのクロックパルス出力部か
らクロックパルス通信路上に送出することを禁止される
ことを特徴とする前記特許請求の範囲第１項記載の通信
制御方法。
【請求項３】データとクロックが同期していることを特
徴とする前記特許請求の範囲第１項または第２項記載の
通信制御方法。
【請求項４】主局および複数のI/Oシステムが、クロッ
クパルス通信路およびシリアルデータ通信路によってル
ープ状に接続された通信系における通信制御装置であっ
て、主局は、クロックパルス発生手段と、前記クロックパルス発生手段の出力クロックを供給さ
れ、個々のI/Oシステムが取り込むクロック数の総和に
等しい一連のクロックを、予定のインターパルをおい
て、そのクロックパルス出力部からクロックパルス通信
路に送出する手段と、個々のI/Oシステムに対応して設けられた複数対の出力
データバッファメモリおよび入力データバッファメモリ
と、個々のI/Oシステムが取り込むクロック数ごとに、対応
する出力データバッファメモリ・入力データバッファメ
モリ対を選択する手段と、前記クロックパルス発生手段の出力クロックを供給され
て、前記出力データバッファメモリおよび入力データバ
ッファメモリのアドレスを指定する手段と、前記選択手段によって選択された出力データバッファメ
モリの、前記アドレス指定手段によって指定されたアド
レスから読み出されたデータを、シリアルデータ通信路
に向けて送出するシリアルデータ出力部と、シリアルデータ通信路を介してシリアルデータ入力部に
受信されたデータを、選択手段によって選択された入力
データバッファメモリの、前記アドレス指定手段によっ
て指定されたアドレスに記憶させる手段とを具備したこ
とを特徴とする通信制御装置。
【請求項５】データはシリアルデータであることを特徴
とする前記特許請求の範囲第４項記載の通信制御装置。
【請求項６】データとクロックが同期していることを特
徴とする前記特許請求の範囲第４項または第５項記載の
通信制御装置。
【請求項７】主局および複数のI/Oシステムが、クロッ
クパルス通信路およびシリアルデータ通信路によってル
ープ状に接続された通信系における通信制御装置であっ
て、 I/Oシステムは、クロックパルス通信路を介してそのクロックパルス入力
部に入力されるクロックパルスを計数し、当該I/Oシス
テムに予め設定されたビット数に等しい数のクロックパ
ルスを計数したときに出力を反転されるデータビット数
カウンタと、データビット数カウンタの出力反転に応答してデータビ
ット数カウンタへのクロックパルスの供給を遮断する手
段と、データビット数カウンタが計数状態にあるとき、シリア
ルデータ通信路を介してシリアルデータ入力部に入力さ
れるデータをI/O部に取り込む手段と、データビット数カウンタが計数状態にあるとき、I/O部
から出力されたデータを、シリアルデータ出力部を介し
てシリアルデータ通信路上に送出する手段と、前記データビット数カウンタの出力が反転した後、その
クロックパルス入力部に入力されるクロックパルスを、
クロックパルス出力部からクロックパルス通信路上に送
出する手段と、前記データビット数カウンタの出力が反転した後、その
シリアルデータ入力部に入力されるデータを、シリアル
データ出力部からシリアルデータ通信路上に送出する手
段とを具備したことを特徴とする通信制御装置。
【請求項８】データのI/O部への取り込みおよびシリア
ルデータ通信路上への送出は、クロックのタイミングで
行なわれることを特徴とする前記特許請求の範囲第７項
記載の通信制御装置。
【請求項９】データとクロックとが同期していることを
特徴とする前記特許請求の範囲第７項または第８項記載
の通信制御装置。
【請求項１０】データビット数カウンタは、当該I/Oシ
ステムへのクロックパルスが予定時間以上入力されない
ときにクリアされることを特徴とする前記特許請求の範
囲第７項ないし第９項のいずれかに記載の通信制御装
置。
【請求項１１】データはシリアルデータであることを特
徴とする前記特許請求の範囲第７項ないし第10項のいず
れかに記載の通信制御装置。