JPH0693495B2 - 半導体装置の保護回路 - Google Patents
半導体装置の保護回路Info
- Publication number
- JPH0693495B2 JPH0693495B2 JP60280842A JP28084285A JPH0693495B2 JP H0693495 B2 JPH0693495 B2 JP H0693495B2 JP 60280842 A JP60280842 A JP 60280842A JP 28084285 A JP28084285 A JP 28084285A JP H0693495 B2 JPH0693495 B2 JP H0693495B2
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- JP
- Japan
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- effect transistor
- semiconductor device
- voltage
- protection circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、Ｃ−MOSFETなどからなる半導体装置の保護
回路に係り、特に、静電破壊およびラッチアップによる
破壊の防止に関する。
回路に係り、特に、静電破壊およびラッチアップによる
破壊の防止に関する。
従来、Ｃ−MOS回路では、第２図に示すように、ｐチャ
ネルエンハンスメントMOS電界効果トランジスタ（以下
単にpMOSFETという）２にｎチャネルエンハンスメントM
OS電界効果トランジスタ（以下単にnMOSFETという）４
を直列に接続するとともに、共通に接続した各ゲートに
対して抵抗６を介して入力端子（ピン）８が形成されて
いる。
ネルエンハンスメントMOS電界効果トランジスタ（以下
単にpMOSFETという）２にｎチャネルエンハンスメントM
OS電界効果トランジスタ（以下単にnMOSFETという）４
を直列に接続するとともに、共通に接続した各ゲートに
対して抵抗６を介して入力端子（ピン）８が形成されて
いる。
そして、入力端子８に加わる高電圧（数KV）の静電気に
よる破壊からpMOSFET2およびnMOSFET4を保護するため、
入力端子８とpMOSFET2のソースとの間にはダイオード10
がカソードを高電位側にして接続され、また、入力端子
８とnMOSFET4のソースとの間にもダイオード12が接続さ
れている。
よる破壊からpMOSFET2およびnMOSFET4を保護するため、
入力端子８とpMOSFET2のソースとの間にはダイオード10
がカソードを高電位側にして接続され、また、入力端子
８とnMOSFET4のソースとの間にもダイオード12が接続さ
れている。
このようなダイオード10、12による保護回路は、静電破
壊およびラッチアップによる破壊からpMOSFET2およびnM
OSFET4を保護するために一般的に用いられているが、通
常、nMOSFET4のソースを接地側に設定し、pMOSFET2とnM
OSFET4のソース間に電圧VDDを印加するための電源14
は、その出力部のトランジスタ16で示すように、矢印Ａ
で示す方向に高インピーダンスとなるため、ダイオード
10による保護は殆ど期待できない。
壊およびラッチアップによる破壊からpMOSFET2およびnM
OSFET4を保護するために一般的に用いられているが、通
常、nMOSFET4のソースを接地側に設定し、pMOSFET2とnM
OSFET4のソース間に電圧VDDを印加するための電源14
は、その出力部のトランジスタ16で示すように、矢印Ａ
で示す方向に高インピーダンスとなるため、ダイオード
10による保護は殆ど期待できない。
そこで、このような半導体装置において、入力端子（ピ
ン）に加わる高電圧からゲート酸化膜を保護した保護回
路の提供を目的とする。
ン）に加わる高電圧からゲート酸化膜を保護した保護回
路の提供を目的とする。
この発明の半導体装置の保護回路は、第１図に例示する
ように、ｐチャネル電界効果トランジスタ（pMOSFET2）
とｎチャネル電界効果トランジスタ（nMOSFET4）とから
なる相補型回路を備える半導体装置の保護回路であっ
て、前記相補型回路のゲート入力部と接地点との間にｐ
チャネル電界効果トランジスタ（pMOSFET18）を設置す
るとともに、接地側をアノードにしたダイオード（12）
を設置し、前記ｐチャネル電界効果トランジスタのゲー
トに前記相補型回路の駆動電圧を加え、ゲート入力電圧
が前記相補型回路の駆動電圧を越える高電圧になったと
き、前記ｐチャネル電界効果トランジスタを導通状態に
して前記相補型回路を保護するようにしたことを特徴と
する。
ように、ｐチャネル電界効果トランジスタ（pMOSFET2）
とｎチャネル電界効果トランジスタ（nMOSFET4）とから
なる相補型回路を備える半導体装置の保護回路であっ
て、前記相補型回路のゲート入力部と接地点との間にｐ
チャネル電界効果トランジスタ（pMOSFET18）を設置す
るとともに、接地側をアノードにしたダイオード（12）
を設置し、前記ｐチャネル電界効果トランジスタのゲー
トに前記相補型回路の駆動電圧を加え、ゲート入力電圧
が前記相補型回路の駆動電圧を越える高電圧になったと
き、前記ｐチャネル電界効果トランジスタを導通状態に
して前記相補型回路を保護するようにしたことを特徴と
する。
この発明の半導体装置の保護回路は、相補型回路のゲー
ト入力部と接地側との間に設置したｐチャネル電界効果
トランジスタ（18）が、ゲート入力電圧が前記相補型回
路の駆動電圧を越える高電圧（たとえば、電圧VDDとnMO
SFETのスレシュホールド電圧VTHとを加えた電圧）にな
ったとき導通状態になるので、その導通状態によって、
ゲート入力部に加わる電荷を接地側に放流するので、pM
OSFETおよびnMOSFETの高電圧入力による破壊から保護す
ることができる。
ト入力部と接地側との間に設置したｐチャネル電界効果
トランジスタ（18）が、ゲート入力電圧が前記相補型回
路の駆動電圧を越える高電圧（たとえば、電圧VDDとnMO
SFETのスレシュホールド電圧VTHとを加えた電圧）にな
ったとき導通状態になるので、その導通状態によって、
ゲート入力部に加わる電荷を接地側に放流するので、pM
OSFETおよびnMOSFETの高電圧入力による破壊から保護す
ることができる。
以下、この発明の実施例を図面を参照して説明する。
第１図は、この発明の半導体装置の保護回路の実施例を
示す。
示す。
この半導体装置の保護回路は、第１図に示すように、nM
OSFET2とnMOSFET4とからなる相補型回路のゲート入力部
と接地側との間に、第２図に示すダイオード10に代える
ゲート入力電圧が前記相補型回路の駆動電圧を越える高
電圧になったとき導通状態になる能動素子としてpMOSFE
T18を設置したものである。この場合、pMOSFET18は、ソ
ース側を入力端子８側、ドレイン側を接地側、ゲートを
pMOSFET2のソースと共通に電源14側に接続されている。
OSFET2とnMOSFET4とからなる相補型回路のゲート入力部
と接地側との間に、第２図に示すダイオード10に代える
ゲート入力電圧が前記相補型回路の駆動電圧を越える高
電圧になったとき導通状態になる能動素子としてpMOSFE
T18を設置したものである。この場合、pMOSFET18は、ソ
ース側を入力端子８側、ドレイン側を接地側、ゲートを
pMOSFET2のソースと共通に電源14側に接続されている。
したがって、入力端子８に対して、pMOSFET2とnMOSFET4
との相補型回路に加えられる駆動電圧VDDを越える高電
圧が印加された場合、その値が電圧VDDとpMOSFET18のス
レシュホールド電圧VTHとを加えた電圧（VDD＋VTHQ18）
を越えているとき、pMOSFET18は導通状態となり、入力
端子８に加わる静電電荷を接地側に放流する。
との相補型回路に加えられる駆動電圧VDDを越える高電
圧が印加された場合、その値が電圧VDDとpMOSFET18のス
レシュホールド電圧VTHとを加えた電圧（VDD＋VTHQ18）
を越えているとき、pMOSFET18は導通状態となり、入力
端子８に加わる静電電荷を接地側に放流する。
このような保護動作は、電源14のインピーダンスには全
く無関係に行われるので、静電破壊およびラッチアップ
による破壊からpMOSFET2およびnMOSFET4を確実に保護で
きる。
く無関係に行われるので、静電破壊およびラッチアップ
による破壊からpMOSFET2およびnMOSFET4を確実に保護で
きる。
この場合、pMOSFET18が導通した場合、静電電荷による
電流は、直接接地側に放流されて、基板のバルク内に持
ち込むことがないので、ラッチが生じ難い構成を実現で
きる。
電流は、直接接地側に放流されて、基板のバルク内に持
ち込むことがないので、ラッチが生じ難い構成を実現で
きる。
以上説明したように、この発明によれば、ｐチャネル電
界効果トランジスタとｎチャネル電界効果トランジスタ
とからなる相補型回路のゲート入力部とゲート入力部と
接地点との間にｐチャネル電界効果トランジスタを設置
するとともに、接地側をアノードにしたダイオードを設
置し、ｐチャネル電界効果トランジスタのゲートに相補
型回路の駆動電圧を加え、ゲート入力電圧が相補型回路
の駆動電圧を越える高電圧になったとき、ｐチャネル電
界効果トランジスタを導通状態にしてゲート入力部に加
わる電荷を接地側に放流することができるので、高電圧
入力による破壊から半導体装置を保護でき、しかも、電
荷は直接接地側に放流されるため、基板のバルク内に持
ち込まれることがなく、ラッチの発生をも防止でき、信
頼性の高い半導体装置を提供することができる。
界効果トランジスタとｎチャネル電界効果トランジスタ
とからなる相補型回路のゲート入力部とゲート入力部と
接地点との間にｐチャネル電界効果トランジスタを設置
するとともに、接地側をアノードにしたダイオードを設
置し、ｐチャネル電界効果トランジスタのゲートに相補
型回路の駆動電圧を加え、ゲート入力電圧が相補型回路
の駆動電圧を越える高電圧になったとき、ｐチャネル電
界効果トランジスタを導通状態にしてゲート入力部に加
わる電荷を接地側に放流することができるので、高電圧
入力による破壊から半導体装置を保護でき、しかも、電
荷は直接接地側に放流されるため、基板のバルク内に持
ち込まれることがなく、ラッチの発生をも防止でき、信
頼性の高い半導体装置を提供することができる。
第１図はこの発明の半導体装置の保護回路の実施例を示
す回路図、第２図は従来の半導体装置の保護回路を示す
回路図である。 ２…pMOSFET ４…nMOSFET 12…ダイオード 18…pMOSFET。
す回路図、第２図は従来の半導体装置の保護回路を示す
回路図である。 ２…pMOSFET ４…nMOSFET 12…ダイオード 18…pMOSFET。
Claims (1)
- 【請求項１】ｐチャネル電界効果トランジスタとｎチャ
ネル電界効果トランジスタとからなる相補型回路を備え
る半導体装置の保護回路であって、 前記相補型回路のゲート入力部と接地点との間にｐチャ
ネル電界効果トランジスタを設置するとともに、接地側
をアノードにしたダイオードを設置し、前記ｐチャネル
電界効果トランジスタのゲートに前記相補型回路の駆動
電圧を加え、ゲート入力電圧が前記相補型回路の駆動電
圧を越える高電圧になったとき、前記ｐチャネル電界効
果トランジスタを導通状態にして前記相補型回路を保護
するようにしたことを特徴とする半導体装置の保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280842A JPH0693495B2 (ja) | 1985-12-13 | 1985-12-13 | 半導体装置の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280842A JPH0693495B2 (ja) | 1985-12-13 | 1985-12-13 | 半導体装置の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62139349A JPS62139349A (ja) | 1987-06-23 |
| JPH0693495B2 true JPH0693495B2 (ja) | 1994-11-16 |
Family
ID=17630743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60280842A Expired - Lifetime JPH0693495B2 (ja) | 1985-12-13 | 1985-12-13 | 半導体装置の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693495B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920009015A (ko) * | 1990-10-29 | 1992-05-28 | 김광호 | 반도체 칩의 보호회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL176322C (nl) * | 1976-02-24 | 1985-03-18 | Philips Nv | Halfgeleiderinrichting met beveiligingsschakeling. |
-
1985
- 1985-12-13 JP JP60280842A patent/JPH0693495B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62139349A (ja) | 1987-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |