JPH0695683B2

JPH0695683B2 - ジツタ抑圧機構

Info

Publication number: JPH0695683B2
Application number: JP1121715A
Authority: JP
Inventors: 晃一平松; 立機市橋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-05-16
Filing date: 1989-05-16
Publication date: 1994-11-24
Anticipated expiration: 2009-11-24
Also published as: JPH02301341A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は，各ステーシヨンが独立したクロツクを持ち
回線データを伝送するリング型ローカルエリアネツトワ
ーク（LAN）における伝送フレーム長などに重畳するジ
ツタに対するジツタ抑圧機構に関するものである。

〔従来の技術〕

ジツタ（Jitter）とは，信号パルスや，伝送データの時
間軸上の位置の変動のことであり，信号線上に生ずる雑
音や信号パルスやデータを送信，受信あるいは中継する
装置の内部原因により生じるものである。以下に，デー
タを送信するステーシヨンと受信するステーシヨンのク
ロツクが同期していないことに起因してジツタが発生す
る場合を例にとり，従来の技術を説明する。

第４図は，各ステーシヨンが独立してクロツクを持ち回
線データを伝送するリング型LANの一例として,ANSI（米
国規格協会）で規格化が進んでいるFDDI-IIのシステム
構成の説明図であり，図において（11）はリング型LAN
を構成するステーシヨン，（12）はFDDI-IIプロトコル
の物理層（Physical Layer,以下PHYという），（13）は
PHYより上の上位層，（14）は各ステーシヨンを結ぶ伝
送路である。FDDI-IIでは，各ステーシヨンが独立のク
ロツクを持ちながら，パケツトデータや回線データを伝
送する。このデータ伝送のために，リング上にサイクル
（20）と呼ばれる長さ125μｓ固定の伝送フレームを連
続して周回させる。サイクル（20）のフオーマツトはAN
SIで第５図のように決められている。FDDI-IIでは１ビ
ツトが8nsであり,5ビツトからなる意味をもつ40nsのビ
ツト列をシンボルと呼び,2シンボルからなるシンボル対
をバイトと呼ぶ。従つて,1サイクルは125us/40ns＝3125
シンボルとなり，公称3125シンボル（1562.5バイト）に
あたる。サイクルは３つの領域に分かれており，サイク
ルヘツダ（21）の先頭にはSD（開始デリミタ）（22）と
して（JK）シンボル対があり,SDU（サービスデータユニ
ツト）領域（23）においてパケツト及び回線データが伝
送され，プリアンプル領域（24）は５シンボルからな
り，各シンボルともアイドルシンボル（I:5ビツトとも
‘1'）で埋められている。また，サイクルヘツダ（21）
とSDU領域（23）は合わせて3120シンボル（1560バイ
ト）である。

このシステムでは，各ステーシヨンのクロツクは非同期
で許容範囲内の周波数誤差を持つ。このため上流ステー
シヨンの送信したデータを自ステーシヨンのクロツクで
サンプリングする際の量子化誤差によりビツトの欠落や
重複が起き，これを更にシンボル（又はバイト）化する
際の量子化誤差により，シンボル（又はバイト）の欠落
や重複が起きる。このような不具合から伝送データを保
護するために，データの欠落や重複はプリアンブル領域
（24）で発生するようにPHY（12）で制御される。その
結果プリアンブル領域（24）の長さはサイクルがステー
シヨンを経由する度に伸縮し，サイクル全体の長さも伸
縮する。これが，サイクル長に重畳するジツタである。
第６図はPHY（12）の内部構成を示すブロツク図であ
る。まず，上流ステーシヨンのクロツクに基づく入力シ
リアルビツト列（31）はエラステイツクバツフア（32）
において自ステーシヨンのクロツクでサンプリングされ
るが，ここでビツト単位のジツタが発生する可能性があ
る。次に,S/P（シリアル／パラレル）変換部（33）で並
列化される。この過程でもシンボル（又はバイト）の欠
落や重複が起きるので,S/P変換部（33）出力におけるサ
イクル長のジツタは，上流ステーシヨン以前の原因によ
つて入力シリアルビツト列（31）において既に重畳して
いたジツタに，受信ステーシヨンのサンプリングによる
ジツタ及び並列化によるジツタを加えた大きさである。
このようにサイクルが各ステーシヨンを経由する度にジ
ツタが加えられるので，リング上のステーシヨン数が多
くなると，シンボルの欠落が続いた場合にプリアンブル
領域（24）だけでなくSDU領域（23）のデータまで失な
われる可能性がある。これを避けるために，図示の位置
にジツタ抑圧機構（40）が必要となる。並列化されたサ
イクルは上位層（13）でSD（22）以外のサイクルヘツダ
（21）とSDU領域（23）のデータが目的と必要に応じ
て，読み書き，あるいは交換されて，サイクル長は保存
されたまま,PHY（12）へもどつてくる。上位層（13）か
ら渡されたサイクルはジツタ抑圧機構（40）で後に述べ
る方法でジツタを抑圧した後,P/S（パラレル／シリア
ル）変換部（35）で出力シリアルビツト列（36）に変換
され下流ステーシヨンにサイクル（20）として送信され
る。

上記のジツタ抑圧機構の一つとして，例えばFDDIHYBRID
RING CONTROL REV1.0（X3T9.5,AUGUST 12,1988）で
は，ターゲツトスムーザが提案されており，この規格は
シンボル幅の処理を前提としている。第７図はこのター
ゲツトスムーザの構成を示すブロツク図であり，図にお
いて（40）はターゲツトスムーザで，入力シンボル列
（41）はシンボル単位で遅延量を調整できるバツフア
（42）に入力されるとともに，制御回路（43）にも入力
される。制御回路（43）はバツフア（42）にプリアンブ
ル領域（24）が存在する時に制御信号（44）をバツフア
（42）に与えて後に述べる方法でその遅延量を調整する
ことにより，出力シンボル列（45）におけるサイクル長
を調整する。

次に，第８図，第９図を用いて，ジツタ抑圧機構（40）
がジツタを抑圧する方法について説明する。

第８図は，バツフア（42）の内部構成を説明する図であ
る。図において（B1），（B2），（B3），（B4）は，そ
れぞれ各シンボルを記憶する４個のバツフア要素，（R
0），（R1），（R2），（R3），（R4）は各シンボルが
流れるルート，（S1），（S2），（S3），（S4）は制御
信号（44）によりルートを切り替えるスイツチである。

また第９図は制御回路（43）の動作を示すフローチヤー
トである。図中のOut-ctは出力シンボル列（45）として
出力したシンボル数のカウンタ,Hi-ctはバツフア（42）
の現在の遅延量（シンボル単位）,Hi-maxはバツフア（4
2）の最大遅延量すなわち容量を示す。この例ではバツ
フア要素が４個あるので,Hi-max＝４である。

それでは，このフローチヤートを用いて，動作を説明す
る。

ステツプ（201）〜（202）はバツフア初期化処理であ
る。

ステツプ（201）：リセツト後の最初のSD（（Ｊ）シン
ボル）入力により，バツフア初期化が起動される。

ステツプ（202）：バツフア初期化。バツフア（42）の
遅延量（Hi-ct）を最大遅延量（Hi-max）の半分に初期
化する。この例ではHi-ct＝２となる。Hi-ctの変化はス
イツチの切り替えを意味する。Hi-ct＝２のときは,S3が
R2側に接続され，入力される各シンボルはB1,B2を抜け,
R2を通つて出力される。

ステツプ（203）〜（206）は，サイクルヘツダ（21）及
びSDU領域（23）の中継処理である。

ステツプ（203）:SDである（Ｊ）シンボルを中継し,out
-ctにてカウントする。

ステツプ（204）:1シンボル入力毎にステツプ（205）
（206）を行う。

ステツプ（205）：入力されたシンボルを中継し,Out-ct
にてカウントする。

ステツプ（206）：次に入力されるシンボルがプリアン
プル領域（24）か否かを判断し，プリアンプル領域（2
4）ならばステツプ（207）以下のプリアンプル除去処理
に分岐する。

ステツプ（207）〜（212）は，プリアンブルのシンボル
が多すぎるときのプリアンブル削除処理である。

ステツプ（207）：出力シンボル列（45）として出力す
るプリアンブル長のカウントに備えて,out-ctをクリア
する。

ステツプ（208）：プリアンブル領域（24）の１シンボ
ル入力毎にステツプ（209）以下を行う。

ステツプ（209）：入力されたシンボルがプリアンブル
領域（24）か否かの判断をする。もし，（Ｊ）シンボル
がきたとすると，（Ｊ）シンボルは次のサイクルのサイ
クルヘツダ領域（21）に属するものなので，ステツプ
（213）以下のプリアンブル挿入処理に分岐する。

ステツプ（210）：出力シンボル列（45）として出力し
たプリアンブル長が既に目標値である５シンボルに達し
ていて，かつバツフア（42）の遅延量（Hi-ct）を減少
可能ならばステツプ（211）を行う。

ステツプ（211）：バツフア（42）の遅延量（Hi-ct）を
１シンボル減少させる。もし，以前のHi−ctが２からこ
の処理で１となり,S2がR1側に接続され，以後のシンボ
ンルはB1,R1を通つて出力される。この時,B2内にあるプ
リアンブル領域（24）の１シンボルが削除され，結果的
に出力プリアンブル長が１シンボル短かくなる。

ステツプ（212）：入力されたシンボルを中継し,out-ct
にてカウントする。

第10図は，このシンボル除去処理のようすを示す図であ
り,Hi-ct＝２の状態のターゲツトスムーザ（40）に長さ
3126シンボルのサイクルを入力した例である。図におい
てHi-ct＝２なので（ａ）〜（ｅ）まではB2からシンボ
ルが出力されている。しかし，（ｆ）に注目すると，ス
テツプ（208）でシンボルI₆（アイドルシンボル）が入
力されるが，ステツプ（210）で既にプリアンブル５シ
ンボルを出力していることを判断し，ステツプ（211）
でバツフアの遅延量（Hi-ct）を１シンボル減少させる
ため,B2のシンボルI₆が削除される。そして，それ以後
のシンボルJ,K,A,…はB1から直接出力されることにな
る。

次に，プリアンブルの挿入処理について説明する。

ステツプ（213）〜（214）はプリンアンブル挿入処理で
ある。

ステツプ（213）：出力シンボル列（45）として出力し
たプリアンブル長が目標値である５シンボルに達してお
らず，かつバツフア（42）の遅延量（Hi-ct）を増加可
能ならばステツプ（214）を行う。

ステツプ（214）：バツフア（42）の遅延量（Hi-ct）を
１シンボル増加させる。もし，以前のHi-ctが２ならこ
の処理で３になる。このため，以後のシンボルはB1,B2,
B3,R3を経由して出力されることになる。ただし，この
時B2にあるプリアンブル領域（24）のシンボルは,B2か
らB3へ移されると同時にR2からも出力されるようにする
ので,1シンボル重複されることになる。この結果，出力
プリアンブル長が１シンボル長くなる。

第11図は，シンボル挿入処理のようすを示す図であり,H
i-ct＝２の状態のターゲツトスムーザ（40）に長さ3124
シンボルのサイクルを入力した例である。図において
（ｅ）に注目すると，ステツプ（208）で（Ｊ）シンボ
ルが入力され，ステツプ（213）でプリアンブルが４シ
ンボルしか出力していないことを判断する。ステツプ
（214）でバツフアの遅延量（Hi-ct）を１シンボル増加
させるため,Hi-ct＝３となり,I4は一度R2から出力され
ると同時にB3へ移動し再度出力されシンボルI₄（アイド
ルシンボル）が重複される。それ以降のシンボルJ,K,A,
…は,B1,B2,B3,R3を経て出力される。

第12図は,Hi-maxを４としたターゲツトスムーザ（40）
によるジツタ抑圧効果を示す図である。横軸はリセツト
後に中継したサイクル数であり，縦軸は入（出）力サイ
クル長が一定して目標値3125シンボルであると想定した
場合のSD入力（出力）時刻と実際のSD入力（出力）時刻
との偏差であり，これがジツタ振幅にあたる。ブロツト
点の脇の添字は入力サイクル長（（）内は出力サイクル
長）を示す。

図の１サイクル目が入力されると，リセツト後最初に入
力される（Ｊ）シンボルでHi-ctが２に初期化される（B
1→B2→R2）。Hi-ct＝２の状態で長さ3126シンボルのサ
イクが入力されることになるので，シンボル削除処理が
実行される結果，長さ3125シンボルのサイクルが出力さ
れHi-ctは１に減少する（B1→R1）。図の２サイクル目
では,Hi-ct＝１の状態で長さ3126シンボルのサイクルが
入力されるので，シンボル削除処理が実行される結果，
長さ3125シンボルのサイクルが出力されHi-ctは０に減
少する（R0）。図の3,4のサイクル目では,Hi-ct＝０の
状態で長さ3126シンボルのサイクルが入力されるので，
ステツプ（210）のHi-ct＞０という条件を満足できない
ため（つまり，バツフアはこれ以上残つていないた
め），シンボル削除は実行されず，長さ3126シンボルが
出力されHi-ctは０のままである。すなわち，シンボル
はR0を通過してすべて出力される。図の５サイクル目で
は,Hi-ct＝０の状態で長さ3124シンボルのサイクルが入
力されるので，シンボル挿入処理が実行される結果，長
さ3125シンボルのサイクルが出力されHi-ctは１に増加
する（B1→R1）。以下，同様にターゲツトスムーザ（4
0）の動作を追うと，出力ジツタは図に示すとおりにな
る。

この結果から，ターゲツトスムーザ（40）は，入力ジツ
タのピーク点（変局点）において，その振幅の絶対値
を，バツフア（42）の容量（Hi-max）の半分だけ減少す
る効果があることがわかる。

〔発明が解決しようとする課題〕

上記のような従来のジツタ抑圧機構はシンボル幅の処理
であるため，回路動作速度は１クロツク40nsとなる。こ
の速度で動作する素子で回路を構成すると消費電力及び
表面面積が大きくなり価格も高くなるという問題があつ
た。またこれに対しては，たとえば処理単位を１シンボ
ルずつではなく２シンボルずつにするというような方法
も考えられるが，公称サイクル長が3125シンボルと奇数
であるため，処理データ幅を拡大して動作速度を低減さ
せるということができないという問題があつた。

この発明は上記のような問題点を解消するためになされ
たもので，従来と同様のジツタ抑圧効果をもつととも
に，処理データ幅を拡大することにより低速動作できる
ジツタ抑圧機構を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るジツタ抑圧機構は，その制御回路内に以
前に出力したデータ長を記憶し，この記憶した情報によ
り次に出力するデータ長の目標値を所定長以上と以下の
いずれかから選択する手段を持つものである。

〔作用〕

この発明においては，以前に出力したデータ長が所定長
（たとえば3125シンボル）より長いか短かいかを記憶さ
せ，次に出力するデータ長の目標値を記憶情報が示すも
のと逆に所定長（3125シンボル）より短かく又は長く設
定する。したがつて，処理データ幅が何シンボル相当で
あつても,3125シンボルを処理データ幅で割つた端数分
だけ3125シンボルより長い又は短かいサイクルを交互に
出力することにより，従来と同様のジツタ抑圧効果をも
ちながら，処理データ幅を２シンボル以上にとることが
可能である。

〔実施例〕

第１図はこの発明の一実施例を示すブロツク図で，（4
0）はバイト幅（２シンボル幅）の処理を行うジツタ抑
圧機構であり，入力バイト列（41）はバイト単位で遅延
量を調整できるバツフア（42）に入力されるとともに制
御回路（43）にも入力される。制御回路（43）はバツフ
ア（42）にプリアンブル領域（24）が存在する時に制御
信号（44）をバツフア（42）に与えてその遅延量を調整
することにより，出力バイト列（45）におけるサイクル
長を調整する。第２図は制御回路（43）の動作を示すフ
ローチヤートであり,flagは直前に出力したサイクル長
を記憶するフラグであり‘0'は3125シンボルより短かか
つたことを‘1'は3125シボンルより長かつたことを示
し，目標値T0は直前に出力したサイクル長が3125シンボ
ルより短かい場合のプリアンブル長の目標値，目標値T1
に直前に出力したサイクル長が3125シンボルより長い場
合のプリアンブル長の目標値である。図中のout-ctは出
力バイト列（45）として出力したバイト数のカウンタ,H
i-ctはバツフア（42）の現在の遅延量（バイト単位）,H
i-maxはバツフア（42）の最大遅延量（バイト単位）す
なわち容量を示す。

第１図において本実施例の動作を説明する。なお，バツ
フア（42）の内部構成は従来例で用いたものと同一であ
るが，各要素がバイト幅でデータを処理できる点で異な
る。

ステツプ（101）〜（102）はバツフア初期化処理であ
る。

ステツプ（101）：リセツト後の最初のSD（（JK）バイ
ト）入力によりバツフア初期化が起動される。

ステツプ（102）：バツフア初期化。バツフア（42）の
遅延量（Hi-ct）を最大遅延量（Hi-max）の半分に初期
化する。またflagを０クリアする。

ステツプ（103）〜（106）は，サイクルヘツダ（21）及
びSDU領域（23）の中継処理である。

ステツプ（103）:SDである（JK）バイトを中継し,Out-c
tにてカウントする。

ステツプ（104）:1バイト入力毎にステツプ（105）（10
6）を行う。

ステツプ（105）：入力されたバイトを中継し,out-ctに
てカウントする。

ステツプ（106）：次に入力されるバイトがプリアンブ
ル領域（24）か否かを判断し，プリアンブル領域（24）
からばステツプ（107）以下のプリアンブル削除処理に
分岐する。

ステツプ（107）〜（112）は，プリアンブル削除処理で
ある。

ステツプ（107）：出力バイト列（45）におけるプリア
ンブル長のカウントに備えて,out-ctをクリアする。

ステツプ（108）：プリアンブル領域（24）の１バイト
入力毎にステツプ（109）以下を行う。

ステツプ（109）：入力されたバイトがプリアンブル領
域（24）か否かの判断。（JK）バイトはサイクルヘツダ
領域（21）に属するので，ステツプ（113）以下のプリ
アンブル挿入処理に分岐する。

ステツプ（110）：出力バイト列（41）として出力した
プリンアンブル長が，直前に出力したサイクル長に対応
する目標値（T₀又はT₁）に既に達していて，かつバツフ
ア（42）の遅延量（Hi-ct）を減少可能ならばステツプ
（111）を行う。

ステツプ（111）：バツフア（42）の遅延量を１バイト
減少させる。この時バツフア（42）内にあるプリアンブ
ル領域（24）の１バイトが削除され，結果的に出力プリ
アンブル長が１バイト短かくなる。

ステツプ（112）：入力されたバイトを中継し,out-ctに
てカウントする。

ステツプ（113）〜（117）はプリアンブル挿入処理であ
る。

ステツプ（113）：出力シンボル列（９）として出力し
たプリンアンブル長が直前に出力したサイクル長に対応
する目標値（T₀又はT₁）に達しておらず，かつバツフア
（42）の遅延量を増加可能ならばステツプ（114）を行
う。

ステツプ（114）：バツフア（42）の遅延量を１バイト
増加させる。この時バツフア（42）内にあるプリアンブ
ル領域（24）のバイトが１バイト重複されるため，結果
的に出力プリアンブル長が１バイト長くなる。この挿入
されたバイトを中継し,out-ctにてカウントする。

ステツプ（115）〜（117）：プリアンブルの挿入が完了
した時点で出力したプリアンブル長を判断して，出力サ
イクル長が3125シンボルより長ければ‘1'に，短かけれ
ば‘0'にflagをセツトする。

次に，具体例を用いて説明する。

T₀を3,T₁2,Hi-maxを４として，このジツタ抑圧機構（4
0）にリセツト後例えば1562バイト,1563バイト,1563バ
イトのサイクルが順次入力され場合をみてみる。まず,1
回目の1562バイトの入力は,flag＝0,目標値T₀＝３なの
でステツプ（113）により１バイト挿入れて出力され
る。このときHi-ct＝３となり,out-ct＝３となる。そし
てステツプ（115）（116）でflag＝１とされる。２回目
の1563バイトの入力ではflag＝1,目標値T₁が２なので，
ステツプ（110）（111）で１シンボル削除されて1562バ
イトのサイクルが出力されその時のHi-ctは２となる。
そしてステツプ（115）（117）によりflag＝０となる。
３回目の1563バイトの入力ではflag＝0,目標値T₀＝３な
のでプリアンブル長の変更は起きず1563バイトのサイク
がそのまま出力されておりその時のHi-ctは２のままで
ある。

第３図は,T₀3,T₁を2,Hi-maxを４としたジツタ抑圧機構
（40）によるジツタ抑圧効果を示す図である。横軸はリ
セツト後に中継したサイクル数であり，横軸は入（出）
力サイクル長が一定して3125シンボルであると想定した
場合のSD入力（出力）時刻と実際のSD入力（出力）時刻
との偏差であり，これがジツタ振幅にあたる。ブロツト
点の脇の添字は入力サイクル長（（）内は出力サイクル
長）をバイト単位で示している。

第３図で示されているように，このジツタ抑圧機構（4
0）は第12図で示される従来のものと同様に入力ジツタ
のピーク点（変局点）において，その振幅の絶対値をバ
ツフア（42）の容量（Hi-max）の半分だけ減少する効果
をもつ。

以上のように，この実施例では，各ステーシヨンが独立
したクロツクを持ち，回線データを伝送するリング型LA
Nの物理層制御部において，可変遅延バツフアと，直前
に出力した伝送フレーム長を記憶するフラグ並びに次に
出力する伝送フレーム長の目標値を持つ制御回路を備え
たジツタ抑圧機構を説明した。

さらに，具体的にその動作をまとめると，以下のように
なる。ジツタ抑圧機構は，直前に出力した伝送フレーム
が公称の伝送フレーム長よりも短かい場合にはフラグを
０にして，そのフラグが０のときは次に出力する伝送フ
レーム長の目標値を公称の伝送フレーム長よりも長く設
定し，直前に出力した伝送フレームが公称の伝送フレー
ム長よりも長い場合には制御回路内のフラグを１にし
て，そのフラグが１のときには次に出力する伝送フレー
ム長の目標値を公称の伝送フレーム長よりも短かく設定
することにより，伝送フレーム長に重畳するジツタを抑
圧している。

なお，上記実施例ではバツフア初期化においてflagを
‘0'にクリアしたが，‘1'にセツトしてもジツタ抑圧効
果は変わらない。

また，上記実施例ではflagを用いて直前に出力したサイ
クル長を記憶したが,flagを用いず，長さを記憶してお
いてもよい。また，直前のものの記憶に限らず，以前に
出力した長さの履歴を記憶しておいてもよい。

また，上記実施例では，シンボル幅からバイト幅へとい
う２倍の処理データ幅へ改良した場合を示したが,3倍,4
倍等の処理データ幅とする場合でもよい。この場合は,3
データ,4データ等の長さの平均値が所定値（3125シンボ
ル）に近づくように制御してやればよい。

また，上記実施例では，バツフア中に４個のバツフア要
素がある場合を示したが，この数（Hi-max）はいくつで
もよい。

また，上記実施例に示したフローチヤートとバツフアの
構成は一例であり，データを一時的に保持できる機能を
もつバツフアとこのバツフアを用いてデータの長さを調
整できる機能があればよい。

また，上記実施例では，プリアンブル領域（24）を付加
削除する場合を示したが，これは，サイクルヘツダ（2
1）やSDU領域（23）などの有意データに付加されるアイ
ドルデータの一例として示したものであり，この発明
は，有意データにアイドルデータを付加している場合の
すべてのデータについて適用することができる。

また，上記実施例では，この発明をFDDI-IIのPHYに適用
する場合について述べたが，その他デイジタルPLL（Pha
se Lock Loop）などにおいて出力すべき平均周波数がデ
イジタル化の単位の整数倍でない場合にも利用できる。

〔発明の効果〕

以上のように，この発明によれば制御回路内に以前に出
力したデータ長を記憶し，次に出力するデータ長の目標
値を選択決定する手段を備え，複数回のデータ出力の平
均値が所定の値になるように制御できるので，従来と同
様のジツタ抑圧効果を待ちながら処理データ幅を広げる
ことができ，制御回路の低速動作が可能となるという効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるジツタ抑圧構成を示
すブロツク図，第２図は同実施例の制御回路の動作を示すフローチヤー
ト，第３図は同実施例のジツタ抑圧効果を示す図，第４図は各ステーシヨンが独立したクロツクを持ち回線
データを伝送するリング型LANのシステム構成の説明
図，第５図は同LANの伝送フレームであるサイクルのフオー
マツトを示す図，第６図は同LANの物理層制御部であるPHYの内部構成を示
すブロツク図，第７図は従来のジツタ抑圧構成であるターゲツトスムー
ザの構成を示すブロツク図，第８図はバツフアの内部構成図，第９図は従来のジツタ抑圧機構の制御回路の動作を示す
フローチャート，第10図及び第11図は同ジツタ抑圧機構の処理のようすを
示す説明図，第12図は同ジツタ抑圧機構のジツタ抑圧効果を示す図で
ある。図において，（40）はジツタ抑圧機構，（42）はバツフ
ァ，（43）は制御回路。なお，図中，同一符号は同一，又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】以下の要素を有し、所定の情報単位から構
成されたデータのデータ長を所定長に調整しようとする
ジツタ抑圧機構（ａ）一つ以上の情報単位からなる有意データと零個
以上の情報単位からなるアイドルデータを有するデータ
を入力し，保持するバツフア，（ｂ）以前に出力したデータのデータ長に基づいて，
データ長の目標値を所定長以上の長さと所定長以下の長
さのいずれかから選択し，この目標値になるようにアイ
ドルデータの長さを上記のバツフアを用いて調整し，デ
ータ長を目標値に近付ける制御手段。