JPH0697734B2 - プログラム可能電圧制御リング発振器 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 この発明は発振器に関し、特に電圧制御リング発振器と
それをプログラムするための制御回路に関する。

B.従来の技術 リング発振器では、閉ループ内に接続された遅延要素の
数、ならびにそれら各要素の伝達遅延により発振周波数
が決まる（リング発振器が電圧制御の場合には発振の中
心周波数が決まる）。したがって閉ループ内に接続され
ている遅延要素の数が一定なら、各要素の伝達遅延を小
さくすることにより発振周波数を高めることができる。

閉ループ内の遅延要素の数を変えることができれば、発
振周波数はプログラム可能となる。その場合、遅延要素
を挿入したりあるいは除去することにより発振周波数は
ステップ状に変化する。したがって、各遅延要素の伝達
遅延を小さくできるなら、より高い分解能、すなわち発
振周波数のより精密な調整も達成できる。

C.発明が解決しようとする課題 以下に述べる発明は、２つの２入力NORゲートからなる
遅延要素を用いることにより、高い動作周波数を達成
し、しかも小さいステップによる周波数のプログラムを
可能とするものである。さらにNORゲートは、ゲートの
入力信号がゲート出力を変化させるためにただ１つのト
ランジスタの状態を変化させれば良いというバイポーラ
構造で実現する。そのため、各ゲートの伝達遅延は最小
となり、発振回路の構成に必要なトランジスタ数も最小
となる。

D.課題を解決するための手段 要約すると、この発明は第1,第２ならびに第３のゲート
を備えたプログラム可能リング発振器である。第１のゲ
ートの第１の入力は第２のゲートの第１の入力に接続さ
れ、第２のゲートの出力は第３のゲートの第１の入力に
接続されている。この発振器はさらに第１および第２の
回路を備えている。第１の回路は第１のゲートの出力と
第３のゲートの第２の入力との間に接続されている。第
２の回路は第３のゲートの出力と第１のゲートの第１の
入力との間に接続されている。この発振器には第１およ
び第２の選択可能な発振器信号の経路がある。第１の経
路は第１のゲート，第１の回路，第３のゲートならびに
第２の回路を通る経路である。第２の経路は第２および
第３のゲート、ならびに第２の回路を通る経路である。

もう一つの例では、このプログラム可能リング発振器は
第1,第２ならびに第３のゲートを備えた第１の回路セク
ションを含んでいる。第１のゲートの第１の入力は第２
のゲートの第１の入力に接続され、第２のゲートの出力
は第３のゲートの第１の入力に接続されている。この発
振器はさらに、第4,第５ならびに第６のゲートを有する
回路セクションを備えている。第１のゲートの出力は第
４のゲートの第１の入力と第５のゲートの第１の入力と
に接続されている。第５のゲートの出力は第６のゲート
の第１の入力に接続され、第６のゲートの出力は第３の
ゲートの第２の入力に接続されている。この発振器はさ
らに第１および第２の回路を備えている。第１の回路は
第４のゲートの出力と第６のゲートの第２の入力との間
に接続されている。第２の回路は第３のゲートの出力と
第１のゲートの第１の入力との間に接続されている。こ
のプログラム可能リング発振器には第1,第２ならびに第
３の選択可能な発振器信号の経路がある。第１の経路は
第１および第４のゲート、第１の回路、第６および第３
のゲート、ならびに第２の回路を通る経路である。第２
の経路は第1,第5,第６ならびに第３のゲートと、第２の
回路を通る経路である。第３の経路は第２および第３の
ゲートと第２の回路を通る経路である。

E.実施例 第１図は本発明の一実施例の概略図であり、プログラム
可能な３つのセクションが示されている。この図を参照
して説明すると、このプログラム可能リング発振器はプ
ログラム可能な３つの回路セクション102,104,106を備
えている。各セクション102,104,106は３つの２入力NOR
ゲートを備えている。具体的には、第１のセクション10
2、第２のセクション104、第３のセクション106は、そ
れぞれNORゲート108,114,120をフィードフォワードパス
に有し、ゲート112,118,124をフィードバックパスに備
え、ゲート110,116,122をクロスオーバーパスに有して
いる。これらのゲートとしてはNORゲートが望ましい
が、NANDゲートを用いることも可能である。

インバータ128,130を備えた第１の回路126は、最後のプ
ログラム可能な回路セクション106のフィードフォワー
ドパスからの出力（ゲート120）を最後のセクションの
フィードバックパスの入力（ゲート124）に接続する。
この第１の回路126は２つの反転回路で構成するのが望
ましいが、非反転回路を用いて構成することも可能であ
る。同様に、インバータ134,136,138を備えた第２の回
路132は、第１のプログラム可能な回路セクション102の
フィードバックパスからの出力（ゲート112）を第１の
セクションのフィードフォワードパスの入力（ゲート10
8）に接続する。この第２の回路132は３つの反転回路で
構成するのが望ましいが、非反転回路を用いて構成する
ことも可能である。

フィードフォワードパスのNORゲート108,114,120とクロ
スオーバーパスのNORゲート110,116,122とは、第２図を
参照して後述するような制御回路から直接イネーブルあ
るいはディスエーブルされる。NORゲートをイネーブル
するためには、ゲートの入力の一つに論理０を与える。
そのとき他の入力に与えられた信号はゲートの出力に反
転して現れる。NORゲートをディスエーブルするために
は、ゲートの入力の一つに論理１を与える。そのときゲ
ートの出力は強制的にローレベルとされ、その結果、ゲ
ートの他の入力に与えられた信号は出力に現れない。

フィードバックパスのNORゲート112,118,124は間接的に
イネーブルあるいはディスエーブルされる。フィードバ
ックパスの特定のゲートをイネーブルするためには、対
応するクロスオーバーゲートをディスエーブルするか、
あるいは対応するフィードフォワードゲートをディスエ
ーブルし、後続のセクションのクロスオーバーゲートを
イネーブルする。後者では、後続のセクションのフィー
ドバックゲートがディスエーブルされ、そのため発振器
の残りのセクションは閉ループパスから除去される。

第１図の３セクションプログラム可能発振器には発振器
信号の経路として選択可能な４つの経路がある。第１の
経路は最高周波数経路であり、NORゲート110,112そして
第２のセクション132を通る経路である。第２の経路はN
ORゲート108,116,118,112そして第２の回路132を通る経
路である。第３の経路はNORゲート108,114,122,124,11
8,112そして第２の回路132を通る経路である。第４の経
路は最低周波数経路であり、NORゲート108,114,120、第
１の回路126、NORゲート124,118,112、そして第２の回
路132を通る経路である。これら各経路の選択について
は、第２図の制御回路とともに以下に詳細に説明する。

第１の回路126の２つのインバータ128,130の伝達遅延
は、クロスオーバーパスとフィードバックパスのNORゲ
ートの伝達遅延に等しいことが望ましい。このことは次
のようにして合理的に保証することができる。すなわち
プログラム可能セクションのNORゲートと同一のもので
インバータ128,130を置き換え、そのゲートは第２の入
力をローレベルとして常時イネーブルしておく。これに
より、発振器信号の経路として第１の回路126を通る経
路を選択した場合でも、発振器信号の通過時間の変化分
を一定に保つことができる。

第２の回路132は３つの反転回路134,136,138により構成
することが望ましい。それは発振器信号の経路を最短に
プログラムした場合でも反転回路が５段の経路に制限で
きるからである。第２の回路132を１つの反転回路で構
成することも可能であるが、その場合には発振器信号の
最短経路には３つの反転回路だけが含まれることになる
（NORゲート110,112と第２の回路132）。そして第４図
および第６図に示したようなバイポーラ技術を用いた場
合には、発振器信号の経路に３つの反転回路が含まれる
だけでは信号波形は方形波ではなく三角波的になってし
まう。

本発明の発振器は最小限１つのプログラム可能回路セク
ションと、第１および第２の回路126,132によって構成
できる。プログラム可能セクションが１つだけのとき
は、選択可能な発振器経路は２つとなり、したがって２
種類の発振器周波数を選択できる。上述したように第２
の回路は１つの反転回路だけで構成することもできる。
また、本発明の発振器は、プログラム可能回路セクショ
ンの数をいくつに設定しても構成でき、さらに回路の構
成にはバイポーラ、NMOS、CMOSなどどのような技術を用
いてもよい。

第２図および第３図に望ましい制御回路の概略図と、関
連する真理値表をそれぞれ示す。図中、ＸおよびＹ入力
は制御回路の制御入力である。回路は５つのインバータ
202,204,218,220,222と、３つのANDゲート206,208,210
と、３つのORゲート212,214,216を備えている。第６図
のOR回路を用いた場合には、回路は反転出力と非反転出
力の両方を備えているので、インバータ218,220,222は
不要である。単入力ORゲート216は、３つの制御信号A,
B,Cをゲート108,110,114,116,120,122の制御入力にほぼ
同時に到着させるために設けられている。

ＸおよびＹ入力線を適切にセットあるいはクリアするこ
とにより、上述した４つの発振器信号経路の中から１つ
が選ばれる。第３図の表中、下から順に見てＸおよびＹ
の４つの入力状態11,10,01,00がそれぞれ上述した４つ
の発振器信号経路に対応している。例えば、発振器信号
がNORゲート108,116,118,112そして第２の回路132と伝
播する第２の経路を選択した場合には、クロスオーバー
ゲート110はディスエーブルされ（Ａは論理１であるた
めこのゲートの出力は強制的にローレベルとなる）、ク
ロスオーバーゲート116,122はイネーブルされる（Ｂお
よびＣは論理０となるため、ゲートの他の入力の信号が
反転して出力される）。同様に、フィードフォワードゲ
ート108はイネーブルされ、ゲート114,120はディスエー
ブルされる。

さらに、フィードバックゲート112,118は間接的にイネ
ーブルされ、フィードバックゲート124は間接的にディ
スエーブルされる。上述したようにクロスオーバーゲー
ト110は、Ａが論理１にセットされるのでディスエーブ
ルされる。したがってゲート110の出力は論理０とな
り、これはフィードバックゲート112の入力に与えられ
る。ゲート112は、一方の入力が論理０となるとイネー
ブルされ、ゲート118の出力信号は反転されてゲート112
から出力される。

フィードバックゲート118も間接的にイネーブルされる
が、その際のメカニズムは異なっている。上述したよう
にフィードフォワードゲート114はディスエーブルさ
れ、クロスオーバーゲート122はイネーブルされる。ゲ
ート114がディスエーブルされると、その出力はローレ
ベルとなる。しかしクロスオーバーゲート122はイネー
ブルされるので、ゲート114のローレベルの出力は論理
１に反転される。この論理１の信号はフィードバックゲ
ート118の入力の１つに与えられ、ゲート118はイネーブ
ルされてクロスオーバーゲート116が出力する発振器信
号は反転されてフィードバックゲート118から出力され
る。なお、フィードバックゲート124は論理１の入力信
号によりディスエーブルされるので、発振器の残りのセ
クションは閉ループパスから除去される（第１図の３セ
クションプログラム可能発振器では、第２の経路が選択
されたとき除去されるのは第１の回路126だけであ
る）。

第４図は、第１図および第２図のインバータをバイポー
ラ技術で構成した場合の概略図である。図中、インバー
タの入力402はNPNトランジスタ404のベースに接続され
ている。プルアップ抵抗406はトランジスタのコレクタ
と電圧Vcとの間に接続されている。インバータの出力40
8はトランジスタのコレクタとなっている。ダイオード
Ｄはショットキーダイオードで、トランジスタが飽和す
るのを防止してトランジスタの速度性能を高める。

第５図は、第２図のANDゲート206,208,210をバイポーラ
技術で構成した場合の概略図である。図中、ゲート入力
502,504はそれぞれNPNトランジスタ506,508のエミッタ
に接続されている。バイアス抵抗510は電圧Vcと両トラ
ンジスタのベースとの間に接続されている。プルアップ
抵抗512は電圧Vcと両トランジスタのコレクタとの間に
接続され、これらコレクタがゲートの出力514となって
いる。動作において、両ゲートがハイのとき、トランジ
スタ506,508はオフとなり、出力514は抵抗512によりハ
イレベルに引き上げられる。入力の１つがローレベルと
なる。バイアス抵抗510および対応するトランジスタの
ベース・エミッタ回路を通じて電流が流れ、トランジス
タはオンして出力はローレベルに引き下げられる。

第６図は、第２図に示した３入力ORゲート212の望まし
い具体例を示す概略図である。入力602,604,606はそれ
ぞれ入力トランジスタ608,610,612のベースに接続され
ている。抵抗614はトランジスタ608,610,612のコレクタ
と電圧Vcとの間に接続されている。第４のトランジスタ
616のコレクタは抵抗618により電圧Vcに接続されてい
る。すべてのトランジスタのエミッタは相互に接続さ
れ、エミッタ抵抗620を通じてグランドに接続されてい
る。トランジスタ616のコレクタが出力622となってお
り、トランジスタ608,610,612のコレクタが反転出力624
となっている。このように差動アンプとしてORゲートは
構成され、回路の反転入力626は基準電圧Vrに接続され
ている。この電圧はグランドと電圧Vcとの間の値を持つ
（論理１と論理０との中間であることが望ましい）。

図には３入力ゲートの具体例を示したが、入力トランジ
スタを単に追加したり削除することによってどのような
入力数のゲートも構成できる。例えば、２入力ORゲート
214の場合には、単にトランジスタ612を削除すればよ
い。

第１図のリング発振器のNORゲートには、第６図の回路
を用いるが、その出力としては非反転出力622ではなく
反転出力624を用い、２つの入力トランジスタ608,610だ
けを設ける。動作において、入力トランジスタ610また
は612の電圧が基準電圧Vrを越えると、対応する入力ト
ランジスタは導通し、その結果、反転出力624の電圧は
ローレベルとなる。同時に、トランジスタのエミッタ電
圧は上昇し、その結果、基準トランジスタ616のベース
・エミッタ接合の順方向バイアスは減少し、トランジス
タ616を流れる電流は減少する。そのため非反転出力622
の電圧は抵抗618により引き上げられる。

NORゲートとして動作する場合、入力604あるいは606の
入力信号は１つのトランジスタ（610あるいは612）だけ
の状態を変化させればよい。したがって入力から反転出
力までの伝達遅延は最小となる。そのため発振器のより
高い周波数での動作が可能となり、さらに、発振器閉ル
ープへのプログラム可能セクション（例えば102）の挿
入による発振器信号の循環時間の増分は非常に小さいの
で、中心周波数をより精密に調整することが可能とな
る。

NORゲートを差動増幅器の構造とすることには、もう１
つの利点がある。すなわち、ゲートの動作が対称的で、
ローレベルからハイレベルに変化する場合の伝達遅延
と、ハイレベルからローレベルに変化する場合の伝達遅
延とはほぼ一致するので、発振器信号のデューティ比は
50対50となる。

この発明のリング発振器は、入力電圧が固定された従来
の発振器として動作させるだけでなく、電圧制御発振器
として動作させることができる。その場合には、電圧Vc
を制御電圧とする。本発明は、コンピュータのクロック
ジェネレータに用いるフェーズロックループ回路の電圧
制御発振器（VCO）に有効に応用できる。

【図面の簡単な説明】

第１図はプログラムが可能な３つのセクションを備えた
本発明のリング発振器の一実施例を示す概略図、 第２図は第１図のリング発振器のための制御回路の一実
施例を示す概略図、 第３図は第２図の制御回路の出力状態（A,B,C）を、入
力選択線（ＸとＹ）の状態の関数として示す真理値表を
示す図、 第４図はリング発振器とその制御回路で用いるインバー
タ回路の望ましい実施例を示す概略図、 第５図は第２図の制御回路で用いるANDゲートの望まし
い実施例を示す概略図、 第６図はリング発振器とその制御回路で用いるNORおよ
びORゲートの望ましい実施例を示す概略図である。 102,104,106……回路セクション 108,114,120,110,116,122,112,118,124……NORゲート 128,130,134,136,138……インバータ 202,204,218,220,222……インバータ 206,208,210……ANDゲート 212,214,216……ORゲート 202,204,218,220,222……インバータ

フロントページの続き (72)発明者 ジョセフ・マイケル・モスレイ アメリカ合衆国 フロリダ州 ボカ ラト ン ノースウェスト トゥエンティエイス ウェイ 4800 (72)発明者 スーザン・リン・テンペスト アメリカ合衆国 ニューヨーク州 ポウキ ープシィ フレデリック ドライブ 10 (56)参考文献 特開 昭53−60547（ＪＰ，Ａ) 特開 昭60−250712（ＪＰ，Ａ) 特開 昭63−9311（ＪＰ，Ａ) 特開 昭63−260218（ＪＰ，Ａ) 特開 昭63−84204（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１のゲート、第２のゲートおよび第３の
   ゲートを含み、前記第１のゲートの第１の入力は前記第
   ２のゲートの第１の入力に接続され、前記第２のゲート
   の出力は前記第３のゲートの第１の入力に接続される第
   １の回路部と、 第４のゲート、第５のゲートおよび第６のゲートを含
   み、前記第１のゲートの出力は前記第４のゲートの第１
   の入力および前記第５のゲートの第１の入力に接続さ
   れ、前記第５のゲートの出力は前記第６のゲートの第１
   の入力に接続され、前記第６のゲートの出力は前記第３
   のゲートの第２の入力に接続される第２の回路部と、 前記第４のゲートの出力と前記第６のゲートの第２の入
   力間に接続された第１の接続回路と、 前記第３のゲートの出力と前記第１のゲートの前記第１
   の入力間に接続される第２の接続回路と、 前記第１および第４のゲート、前記第１の接続回路、前
   記第６および第３のゲートならびに前記第２の接続回路
   を通る第１の信号経路と、 前記第１のゲート、前記第５のゲート、前記第６および
   第３のゲートならびに前記第２の接続回路を通る第２の
   信号経路と、 前記第２および第３のゲートならびに前記第２の接続回
   路を通る第３の信号経路と、 前記第１のゲート、前記第２のゲート、前記第４のゲー
   トおよび第５のゲートのそれぞれの第２の入力に接続さ
   れ、前記第１の信号経路、前記第２の信号経路および前
   記第３の信号経路の一つを選択する制御手段とを備え、 前記第１の信号経路が前記制御手段によって選択された
   場合、前記制御手段は、前記第１および第４のゲートに
   使用可能信号、前記第２および第５のゲートに使用不能
   信号をそれぞれ供給し、前記第２の信号経路が前記制御
   手段によって選択された場合、前記制御手段は、前記第
   １および第５のゲートに使用可能信号、前記第２および
   第４のゲートに使用不能信号をそれぞれ供給し、前記第
   ３の信号経路が前記制御手段によって選択された場合、
   前記第２および第５のゲートに使用可能信号、前記第１
   および第４のゲートに使用不能信号をそれぞれ供給する
   ようにしたことを特徴とするプログラム可能電圧制御リ
   ング発振器。