JPH0710046B2 - 量子化器 - Google Patents
量子化器Info
- Publication number
- JPH0710046B2 JPH0710046B2 JP25729687A JP25729687A JPH0710046B2 JP H0710046 B2 JPH0710046 B2 JP H0710046B2 JP 25729687 A JP25729687 A JP 25729687A JP 25729687 A JP25729687 A JP 25729687A JP H0710046 B2 JPH0710046 B2 JP H0710046B2
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Description
【発明の詳細な説明】 （１）発明の属する技術分野 本発明はΔ−Σ形A/D変換器の高精度化に関するもので
ある。
ある。
（２）従来技術とその問題点 従来、Δ−Σ形量化器にディザ信号を加算して、低振幅
信号入力時のS/N比を改善することは、J.Everardの論文
「A Single-Channel PCM Codec」IEEE,Journal of SC,S
C-14,PP25-37,February 1979.等に示されている。
信号入力時のS/N比を改善することは、J.Everardの論文
「A Single-Channel PCM Codec」IEEE,Journal of SC,S
C-14,PP25-37,February 1979.等に示されている。
図１は従来のディザ信号の加算法を示したものであり、
11はΔ−Σ量子化器、12はディジタルフィルタ、13は入
力信号端子、15はディザ信号入力端子、14は量子化値出
力端子、16は加算器である。
11はΔ−Σ量子化器、12はディジタルフィルタ、13は入
力信号端子、15はディザ信号入力端子、14は量子化値出
力端子、16は加算器である。
従来は図１に示すようにシングルの量子化器の入力信号
にディザ信号を加算していた。通常、ディザ信号として
直流信号またはパルス信号を入力するが、従来方法の場
合は出力の量子化値にもディザ信号の量子化値が出てし
まうことになる。このため、従来の量子化器においては
量子化器の出力のあとに、直流オフセットを除去するオ
フセットキャンセル回路あるいはパルス信号を完全に除
去する能力を有するディジタルフィルタが必要であり、
このため大規模なディジタル回路を混載する必要が出て
くるため、LSIが大規模となり歩留りが劣化し、コスト
が上がり、消費電力が大きくなる。アナログ回路を有す
る量子化器の場合ディジタル回路が大規模となるため、
ディジタル部からアナログ部への回り込み雑音が多くな
りS/N比が劣化すると言った欠点を有していた。
にディザ信号を加算していた。通常、ディザ信号として
直流信号またはパルス信号を入力するが、従来方法の場
合は出力の量子化値にもディザ信号の量子化値が出てし
まうことになる。このため、従来の量子化器においては
量子化器の出力のあとに、直流オフセットを除去するオ
フセットキャンセル回路あるいはパルス信号を完全に除
去する能力を有するディジタルフィルタが必要であり、
このため大規模なディジタル回路を混載する必要が出て
くるため、LSIが大規模となり歩留りが劣化し、コスト
が上がり、消費電力が大きくなる。アナログ回路を有す
る量子化器の場合ディジタル回路が大規模となるため、
ディジタル部からアナログ部への回り込み雑音が多くな
りS/N比が劣化すると言った欠点を有していた。
（３）発明の目的 本発明の目的は、直流オフセットキャンセル回路，高性
能ディジタルフィルタ等のディザ信号加算に伴う付属回
路を用いない小規模の回路構成により、量子化出力から
ディザ信号成分を除去することのきる量子化器を提供す
るものである。
能ディジタルフィルタ等のディザ信号加算に伴う付属回
路を用いない小規模の回路構成により、量子化出力から
ディザ信号成分を除去することのきる量子化器を提供す
るものである。
（４）発明の構成 （４−１）発明の特徴と従来技術との差異 本発明は、入力信号に加えられたディザ信号を量子化器
の中で打ち消し、低振幅入力時にも安定でかつディザ成
分の除去された量子化出力を得ることを最も主要な特徴
とし、前述のように入力信号にディザ信号を加えながら
量子化出力にはディザ信号成分が出力されないことが従
来技術と大きく異なる。
の中で打ち消し、低振幅入力時にも安定でかつディザ成
分の除去された量子化出力を得ることを最も主要な特徴
とし、前述のように入力信号にディザ信号を加えながら
量子化出力にはディザ信号成分が出力されないことが従
来技術と大きく異なる。
以下図面により本発明の実施例について詳細に説明す
る。
る。
（４−２）実施例 図２は本発明の第１の実施例であり、20は差動入力シン
グルエンド出力のΔ−Σ量子化器、25はアナログ加算
器、21は正相信号入力端子、22は逆相信号入力端子、23
はディザ信号入力端子、24は量子化出力端子である。
グルエンド出力のΔ−Σ量子化器、25はアナログ加算
器、21は正相信号入力端子、22は逆相信号入力端子、23
はディザ信号入力端子、24は量子化出力端子である。
図３は差動量子化器20の具体的な回路例であり、31は差
動入力，差動出力の増幅器、32は比較器、33は積分用容
量、34は積分用抵抗、35は帰還用DAコンバータ、36はデ
ィジタル減算器、37は正相信号入力端子、38は逆相信号
入力端子、39はシングルエンドの量子化値出力端子であ
る。ここで、入力信号をAi，ディザ信号をAd、正相の比
較器出力をDpとして逆相の比較器出力をDnとすると、端
子37の入力はAi＋Ad，端子38の入力は−Ai＋Adとなる。
正相側と逆相側の量子化雑音をそれぞれQp，Qnとする
と、Dp，DnはＺ関数を用いて（１），（２）式で表わす
ことができる。
動入力，差動出力の増幅器、32は比較器、33は積分用容
量、34は積分用抵抗、35は帰還用DAコンバータ、36はデ
ィジタル減算器、37は正相信号入力端子、38は逆相信号
入力端子、39はシングルエンドの量子化値出力端子であ
る。ここで、入力信号をAi，ディザ信号をAd、正相の比
較器出力をDpとして逆相の比較器出力をDnとすると、端
子37の入力はAi＋Ad，端子38の入力は−Ai＋Adとなる。
正相側と逆相側の量子化雑音をそれぞれQp，Qnとする
と、Dp，DnはＺ関数を用いて（１），（２）式で表わす
ことができる。
Dp＝Ai＋Ad＋（１−Z-1）Qp （１） Dn＝−Ai＋Ad＋（１−Z-1）Qn （２） ここで、端子39の出力は、DpとDnを減算したものとなる
ので、端子39の出力をDoとすると、（３）式となる。
ので、端子39の出力をDoとすると、（３）式となる。
Do＝Dp−Dn＝２Ai＋（１−Z-1）（Qp−Qn） （３） （３）式から解るように、本発明の第１の実施例を用い
ることにより、ディザ信号分Adは比較器出力の減算の際
に打ち消され除去される。
ることにより、ディザ信号分Adは比較器出力の減算の際
に打ち消され除去される。
図４は本発明の第２の実施例であり、11はシングルのΔ
−Σ量子化器、25はアナログ加算器、21は正相の信号入
力端子、22は逆相の信号入力端子、23はディザ信号入力
端子、24は量子化値出力端子、43はディジタル減算器で
ある。
−Σ量子化器、25はアナログ加算器、21は正相の信号入
力端子、22は逆相の信号入力端子、23はディザ信号入力
端子、24は量子化値出力端子、43はディジタル減算器で
ある。
図５は、シングルのΔ−Σ量子化器11の回路例であり、
51は通常の増幅器、32は比較器、33は積分用容量、34は
積分用抵抗、35は帰還DAコンバータであり、37は信号入
力端子、39は量子化値出力端子である。この場合も第１
の実施例と同様で、21入力をAi、22入力を−Ai、23入力
をAdとし、Δ−Σ量子化器11のそれぞれの量子化雑音を
Qp，Qnとすると正相側の11の出力Dpと逆相側の出力Dnは
（１），（２）式と全く同等となる。端子24の出力Doは
DpとDnを減算したものであり、（３）式と同等となる。
このように本発明の第２の実施例を用いれば、従来のΔ
−Σ量子化器を２個用いて、第１の実施例と同等なディ
ザ信号成分の除去された量子化出力が得られる。
51は通常の増幅器、32は比較器、33は積分用容量、34は
積分用抵抗、35は帰還DAコンバータであり、37は信号入
力端子、39は量子化値出力端子である。この場合も第１
の実施例と同様で、21入力をAi、22入力を−Ai、23入力
をAdとし、Δ−Σ量子化器11のそれぞれの量子化雑音を
Qp，Qnとすると正相側の11の出力Dpと逆相側の出力Dnは
（１），（２）式と全く同等となる。端子24の出力Doは
DpとDnを減算したものであり、（３）式と同等となる。
このように本発明の第２の実施例を用いれば、従来のΔ
−Σ量子化器を２個用いて、第１の実施例と同等なディ
ザ信号成分の除去された量子化出力が得られる。
なお、アナログ加算器25は図５の点線で示したように入
力の積分用抵抗34に並列に同様の抵抗を接続するのみで
実現することができる。また、減算部分はディジタル値
であるので、ディジタル減算器を用いて簡単に実現する
ことができる。
力の積分用抵抗34に並列に同様の抵抗を接続するのみで
実現することができる。また、減算部分はディジタル値
であるので、ディジタル減算器を用いて簡単に実現する
ことができる。
図６は本発明の第２の実施例の応用例である。本例は特
願昭60−18507号「オーバーサンプリング形アナログ・
ディジタル変換器」に示された多段量子化ノイズ・シェ
ーピング方式に本発明を適用した例である。ここで、61
は量子化雑音のアナログ出力端子付き１重積分Δ−Σ量
子化器であり、ａは量子化雑音のアナログ出力端子、ｂ
はディジタルの量子化値出力端子である。63は微分器、
64はディジタルの1/2除算器、65はアナログの1/2除算
器、62はディジタル加算器である。
願昭60−18507号「オーバーサンプリング形アナログ・
ディジタル変換器」に示された多段量子化ノイズ・シェ
ーピング方式に本発明を適用した例である。ここで、61
は量子化雑音のアナログ出力端子付き１重積分Δ−Σ量
子化器であり、ａは量子化雑音のアナログ出力端子、ｂ
はディジタルの量子化値出力端子である。63は微分器、
64はディジタルの1/2除算器、65はアナログの1/2除算
器、62はディジタル加算器である。
本例は３段の多段化を行い、３次のノイズ・シェーピン
グ特性を得る例であり、その初段に本発明を用いてい
る。本発明を用いた利点は端子24の出力に端子23のディ
ザ信号分が出ないことである。初段の雑音の影響の大き
な多段量子化ノイズ・シェーピング方式に対し、初段を
差動化することにより、例えば、ディジタル部からの回
り込み雑音等の外部からの雑音は差動部に対して同期雑
音となるので、これを出力側の減算部で打ち消し、高精
度な出力を得るとを可能としている。
グ特性を得る例であり、その初段に本発明を用いてい
る。本発明を用いた利点は端子24の出力に端子23のディ
ザ信号分が出ないことである。初段の雑音の影響の大き
な多段量子化ノイズ・シェーピング方式に対し、初段を
差動化することにより、例えば、ディジタル部からの回
り込み雑音等の外部からの雑音は差動部に対して同期雑
音となるので、これを出力側の減算部で打ち消し、高精
度な出力を得るとを可能としている。
（発明の効果） このように本発明を用いれば、ディザ信号成分は量子化
器内で打ち消され、量子化出力に出てこないため、直流
オフセットキャンセル回路およびディザ除去のための高
性能ディジタルフィルタ等を量子化器出力に付加する必
要がなくなる利点を有する。このため、この量子化器を
用いたA/D変換器の小形化が可能となるといった効果を
有している。また量子化器の差動化により外来雑音を打
ち消すことが可能となり、量子化器の高精度化が可能と
なるといった効果も有している。
器内で打ち消され、量子化出力に出てこないため、直流
オフセットキャンセル回路およびディザ除去のための高
性能ディジタルフィルタ等を量子化器出力に付加する必
要がなくなる利点を有する。このため、この量子化器を
用いたA/D変換器の小形化が可能となるといった効果を
有している。また量子化器の差動化により外来雑音を打
ち消すことが可能となり、量子化器の高精度化が可能と
なるといった効果も有している。
以上説明したように、入力にディザ信号を加えても、出
力にはディザ信号が出てこないため、従来必要であった
ディザ信号の除去回路を付加する必要がなく、LSI化す
る場合、占有面積が小さいという利点を有し、このため
歩留りも良くなる。
力にはディザ信号が出てこないため、従来必要であった
ディザ信号の除去回路を付加する必要がなく、LSI化す
る場合、占有面積が小さいという利点を有し、このため
歩留りも良くなる。
さらに入力を差動化しているため、ディザ信号以外で
も、差動端子に同相で加わる雑音はディザ信号と同様に
除去され、高精度化が可能となる。
も、差動端子に同相で加わる雑音はディザ信号と同様に
除去され、高精度化が可能となる。
図１はディザ信号の加算する従来の回路例を示すブロッ
ク図、図２は本発明の第１の実施例を示すブロック図、
図３は図２の実施例に用いる差動量子化器の構成例を示
す回路図、図４は本発明の第２の実施例を示すブロック
図、図５は図４の実施例に用いるΔ−Σ量子化器の構成
例を示す回路図、図６は本発明の第２の実施例の応用例
を示すブロック図である。 11…Δ−Σ量子化器、12…直流オフセットキャンセル回
路またはディザを除去する能力を有するディジタルフィ
ルタ、16…アナログ加算器、15…ディザ信号端子、13…
入力信号端子、14は量子化値出力端子、20…差動量子化
器、21…正相の入力信号端子、22…逆相の入力信号端
子、23…ディザ信号端子、24…量子化値出力端子、25…
アナログ加算器、31…差動入力差動出力増幅器、32…比
較器、33…積分用容量、34…積分用抵抗、35…帰還用DA
コンバータ、36…ディジタル減算器、37…正相入力端
子、38…逆相入力端子、39…量子化値出力端子、43…デ
ィジタル減算器、51…通常の増幅器、61…量子化雑音の
アナログ出力端子付き量子化器、62…ディジタル加算
器、63…ディジタル微分器、64…ディジタル1/2除算
器、65…アナログ1/2除算器。
ク図、図２は本発明の第１の実施例を示すブロック図、
図３は図２の実施例に用いる差動量子化器の構成例を示
す回路図、図４は本発明の第２の実施例を示すブロック
図、図５は図４の実施例に用いるΔ−Σ量子化器の構成
例を示す回路図、図６は本発明の第２の実施例の応用例
を示すブロック図である。 11…Δ−Σ量子化器、12…直流オフセットキャンセル回
路またはディザを除去する能力を有するディジタルフィ
ルタ、16…アナログ加算器、15…ディザ信号端子、13…
入力信号端子、14は量子化値出力端子、20…差動量子化
器、21…正相の入力信号端子、22…逆相の入力信号端
子、23…ディザ信号端子、24…量子化値出力端子、25…
アナログ加算器、31…差動入力差動出力増幅器、32…比
較器、33…積分用容量、34…積分用抵抗、35…帰還用DA
コンバータ、36…ディジタル減算器、37…正相入力端
子、38…逆相入力端子、39…量子化値出力端子、43…デ
ィジタル減算器、51…通常の増幅器、61…量子化雑音の
アナログ出力端子付き量子化器、62…ディジタル加算
器、63…ディジタル微分器、64…ディジタル1/2除算
器、65…アナログ1/2除算器。
Claims (1)
- 【請求項１】信号入力端子が差動化され入力信号が低レ
ベルのときにS/M比を向上させるディザ信号を前記差動
化された信号入力端子に同相で入力するΔ−Σ量子化器
と、該Δ−Σ量子化器の差動化された量子化出力に対す
る相互減算を行ってシングルエンド化出力を取り出す減
算器とを備えて、該減算器における減算により前記ディ
ザ信号が打ち消されて前記シングルエンド化出力には該
ディザ信号を含まない前記入力信号の量子化値が出力さ
れるように構成された量子化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25729687A JPH0710046B2 (ja) | 1987-10-14 | 1987-10-14 | 量子化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25729687A JPH0710046B2 (ja) | 1987-10-14 | 1987-10-14 | 量子化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101027A JPH01101027A (ja) | 1989-04-19 |
| JPH0710046B2 true JPH0710046B2 (ja) | 1995-02-01 |
Family
ID=17304398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25729687A Expired - Lifetime JPH0710046B2 (ja) | 1987-10-14 | 1987-10-14 | 量子化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0710046B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0295023A (ja) * | 1988-09-30 | 1990-04-05 | Yokogawa Electric Corp | Σ△変調形ａ／ｄ変換器 |
| DE10115386A1 (de) * | 2001-03-28 | 2002-10-24 | Siemens Ag | Noise-Shaping-Verfahren |
| CN101820268B (zh) * | 2010-04-27 | 2012-07-04 | 广州市广晟微电子有限公司 | 有源rc滤波器直流校正电路和校正方法 |
-
1987
- 1987-10-14 JP JP25729687A patent/JPH0710046B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01101027A (ja) | 1989-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 13 Free format text: PAYMENT UNTIL: 20080201 |