JPH07101716B2 - Method for manufacturing a bipolar CMIS device - Google Patents
Method for manufacturing a bipolar CMIS deviceInfo
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Description
【発明の詳細な説明】 〔概 要〕 バイポーラ素子とＣMIS素子とを同一基板上に形成する
バイポーラ−ＣMISデバイスの製造方法であって、バイ
ポーラ素子にMOSトランジスタが寄生するのを防止する
ためのチャンネル遮断層の形成を、バイポーラ素子製造
工程よりも前に行われるＣMIS素子製造工程のチャンネ
ルカット段階で同時に行うことにより、チャンネル遮断
層を高い寸法精度で微細個所にも形成すると共に、チャ
ンネル遮断層とバイポーラ素子およびチャンネル遮断層
とアイソレーションとの間隔を減少させてバイポーラ−
ＣMISデバイスの集積度の向上を可能とする。DETAILED DESCRIPTION OF THE INVENTION [Outline] A method for manufacturing a bipolar-CMIS device in which a bipolar element and a CMIS element are formed on the same substrate, wherein a channel for preventing a MOS transistor from being parasitic on the bipolar element is provided. By simultaneously forming the blocking layer at the channel cutting stage of the CMIS device manufacturing process performed before the bipolar device manufacturing process, the channel blocking layer is formed at a fine portion with high dimensional accuracy and at the same time as the channel blocking layer. By reducing the distance between the bipolar device and the channel blocking layer and the isolation,
It enables the integration degree of CMIS devices to be improved.
本発明は、バイポーラ素子とＣMIS素子とを同一基板上
に形成するバイポーラ−ＣMISデバイスの製造方法に関
し、特に、バイポーラ素子にMOSトランジスタが寄生す
るのを防止するバイポーラ−ＣMISデバイスの製造方法
に関する。The present invention relates to a method for manufacturing a bipolar-CMIS device in which a bipolar element and a CMIS element are formed on the same substrate, and more particularly to a method for manufacturing a bipolar-CMIS device that prevents a MOS transistor from being parasitic on the bipolar element.
近年、バイポーラ素子とＣMIS素子とを同一基板上に形
成し、バイポーラ素子の有する高駆動能力および高速性
と、ＣMIS素子の有する高集積および低消費電力との両
方の特徴を兼ね備えたバイポーラ−ＣMIS技術に関する
研究開発が盛んに行われている。In recent years, a bipolar element and a CMIS element are formed on the same substrate, and the bipolar-CMIS technology has both the high drive capability and high speed of the bipolar element and the high integration and low power consumption of the CMIS element. The research and development regarding is actively carried out.
第４図は従来のバイポーラ−ＣMISデバイスの製造方法
によって得られるラテラルトランジスタを示す図であ
る。FIG. 4 is a diagram showing a lateral transistor obtained by a conventional method for manufacturing a bipolar-CMIS device.
Ｎ型ランド領域101は、Ｐ型半導体基板上に形成された
Ｎ型エピタキシャル層をP+型アイソレーション103で分
離して形成された領域であり、このＮ型ランド領域101
にはマルチコレクタ式ラテラルPNPトランジスタ102が形
成されている。The N-type land region 101 is a region formed by separating an N-type epitaxial layer formed on a P-type semiconductor substrate by a P + -type isolation 103, and this N-type land region 101.
A multi-collector lateral PNP transistor 102 is formed in the.
このマルチコレクタ式ラテラルPNPトランジスタ102は、
P+型不純物領域であるエミッタ121と、該エミッタ121を
包囲するように形成されたP+型不純物領域である２つの
コレクタ122および123と、該コレクタ122および123の一
端近傍に形成されたN+型不純物領域であるベース124と
を備えている。This multi-collector lateral PNP transistor 102 is
The emitter 121 is a P + -type impurity regions, and two collectors 122 and 123 is formed a P + -type impurity regions so as to surround the emitter 121, which is formed near one end of the collector 122 and 123 N And a base 124 which is a + type impurity region.
ところで、第４図からも明らかなように、マルチコレク
タ式ラテラルPNPトランジスタ102は、その構造上、例え
ば、図中の参照番号104および105で示されるMOSトラン
ジスタが寄生することがある。寄生MOSトランジスタ104
は、Ｎ型の不純物領域101aをP+型不純物領域である２つ
のコレクタの他端122aおよび123aで挟むことによりＰ型
MOSトランジスタが構成される。また、寄生MOSトランジ
スタ105は、Ｎ型不純物領域101bおよび101cをP+型不純
物領域であるコレクタ123の中央部123bとＰ型不純物領
域であるアイソレーション103の前記コレクタの中央部1
23bに対応する部分103aとで挟むことによりＰ型MOSトラ
ンジスタが構成される。これらの寄生MOSトランジスタ1
04および105は、これだけではMOSトランジスタとして作
用しないが、例えば、前記Ｎ型不純物領域101a、また
は、101bおよび101c上に半導体チップを封止するための
樹脂が積層されると、経時変化によりこの封止用樹脂の
イオンや汚染物質の電荷が蓄積され、ゲートの電位が上
昇することにより、上記した寄生MOSトランジスタ104お
よび105のゲートが開いて電流がリークすることになっ
ていた。By the way, as is apparent from FIG. 4, the multi-collector lateral PNP transistor 102 may have parasitic MOS transistors indicated by reference numerals 104 and 105 in the figure due to its structure. Parasitic MOS transistor 104
Is formed by sandwiching the N type impurity region 101a between the other ends 122a and 123a of the two collectors which are P + type impurity regions.
A MOS transistor is constructed. In the parasitic MOS transistor 105, the N-type impurity regions 101b and 101c are connected to the central part 123b of the collector 123 which is a P + -type impurity region and the central part 1 of the collector of the isolation 103 which is a P-type impurity region.
A P-type MOS transistor is formed by sandwiching it with the portion 103a corresponding to 23b. These parasitic MOS transistors 1
Although 04 and 105 do not act as a MOS transistor by themselves, for example, when a resin for sealing a semiconductor chip is laminated on the N-type impurity region 101a or 101b and 101c, the sealing changes due to aging. The ions of the stop resin and the charges of the contaminants are accumulated, and the potential of the gate rises, so that the gates of the above-described parasitic MOS transistors 104 and 105 are opened and current is leaked.
このようなバイポーラ素子に寄生するMOSトランジス
タ、例えば、マルチコレクタ式ラテラルPNPトランジス
タ102に寄生する寄生MOSトランジスタ105に対して、こ
の寄生MOSトランジスタ105を防止するためにN+型不純物
領域のチャンネル遮断層125をラテラルトランジスタ102
の２つのコレクタ122および123の周囲を包囲するように
形成することが従来より行われている。For a MOS transistor parasitic on such a bipolar element, for example, a parasitic MOS transistor 105 parasitic on the multi-collector lateral PNP transistor 102, in order to prevent the parasitic MOS transistor 105, a channel cutoff layer of an N + type impurity region is formed. 125 to lateral transistor 102
Conventionally, it is formed so as to surround the two collectors 122 and 123.
このチャンネル遮断層125は、例えば、寄生MISトランジ
スタ105を防止するために、P+型不純物領域であるコレ
クタの中央部123bとアイソレーションの一部103aとの
間、すなわち、Ｎ型不純物領域101bと101cとの間に形成
される。そして、このチャネル遮断層125をN+型不純物
領域とすることにより、Ｐ型の寄生MOSトランジスタ105
の閾値電圧を高くして寄生MOSトランジスタ105のゲート
が容易に開かないようになされている。The channel blocking layer 125 is, for example, in order to prevent the parasitic MIS transistor 105, between the central portion 123b of the collector, which is a P + -type impurity region, and the isolation part 103a, that is, the N-type impurity region 101b. It is formed between 101c. Then, by using this channel blocking layer 125 as an N + type impurity region, a P type parasitic MOS transistor 105 is formed.
The threshold voltage is increased to prevent the gate of the parasitic MOS transistor 105 from easily opening.
上述したように、従来のバイポーラ−ＣMISデバイスの
製造方法においても、バイポーラ素子にMOSトランジス
タが寄生するのを防止するためにチャンネル遮断層が形
成されている。すなわち、ラテラルトランジスタ102の
周囲にはチャンネル遮断層125が形成されている。As described above, also in the conventional bipolar-CMIS device manufacturing method, the channel blocking layer is formed to prevent the MOS transistor from being parasitic on the bipolar element. That is, the channel blocking layer 125 is formed around the lateral transistor 102.
しかし、従来、バイポーラ素子を形成するランド領域10
1にチャンネル遮断層125を形成する場合、バイポーラ素
子の製造工程において、チャンネル遮断層125を形成す
るようになされている。具体的に、マルチコレクタ式PN
Pラテラルトランジスタ102の周囲に形成されるN+型不純
物領域であるチャンネル遮断層125は、該ラテラルトラ
ンジスタ102のN+型不純物領域であるベース124と同時に
形成される。However, conventionally, the land region 10 forming the bipolar element is
When forming the channel blocking layer 125 in 1, the channel blocking layer 125 is formed in the manufacturing process of the bipolar device. Specifically, multi-collector PN
The channel blocking layer 125, which is an N + -type impurity region formed around the P lateral transistor 102, is formed simultaneously with the base 124, which is an N + -type impurity region of the lateral transistor 102.
ところで、バイポーラ−ＣMISデバイスの製造方法にお
いて、バイポーラ素子の製造工程、例えば、ラテラルト
ランジスタ102のN+型不純物領域であるベース124の拡散
は、製造工程の最終段階で行われ、そして、そのような
製造工程の最終段階では、酸化膜の厚さも増大してエッ
チングによる酸化膜の除去が行い難くなっている。その
ため、チャンネル遮断層125を高い寸法精度で形成でき
ず、チャンネル遮断層125を微細個所に形成することが
できない。その結果、バイポーラ−ＣMISデバイスの集
積度を向上させることができない。By the way, in the method for manufacturing the bipolar-CMIS device, the manufacturing process of the bipolar element, for example, the diffusion of the base 124 which is the N + type impurity region of the lateral transistor 102 is performed in the final stage of the manufacturing process, and At the final stage of the manufacturing process, the thickness of the oxide film also increases, making it difficult to remove the oxide film by etching. Therefore, the channel blocking layer 125 cannot be formed with high dimensional accuracy, and the channel blocking layer 125 cannot be formed in a fine portion. As a result, the degree of integration of the bipolar-CMIS device cannot be improved.
このように、従来のバイポーラ−ＣMISデバイスの製造
方法におけるチャンネル遮断層125は高い寸法精度で形
成することができないため、例えば、寄生MOSトランジ
スタ104の寄生を防止するために、P+型不純物領域であ
る２つのコレクタの他端122aおよび123aの間といった微
細個所にチャンネル遮断層125を形成することができな
い。また、チャンネル遮断層125による形状誤差を考慮
しなければならないため、ラテラルトランジスタ102と
チャンネル遮断層125との間、および、チャンネル遮断
層125とアイソレーション103との間の距離を減少させて
バイポーラ−ＣMISデバイスの集積度を向上することが
できない。As described above, since the channel blocking layer 125 in the conventional bipolar-CMIS device manufacturing method cannot be formed with high dimensional accuracy, for example, in order to prevent parasitic of the parasitic MOS transistor 104, a P + -type impurity region is formed. It is not possible to form the channel blocking layer 125 at a fine portion such as between the other ends 122a and 123a of two collectors. In addition, since it is necessary to consider the shape error due to the channel blocking layer 125, the distance between the lateral transistor 102 and the channel blocking layer 125 and between the channel blocking layer 125 and the isolation 103 is reduced to reduce the bipolar type. The degree of integration of CMIS devices cannot be improved.
本発明は、上述した従来のバイポーラ−ＣMISデバイス
の製造方法に鑑み、バイポーラ素子にMOSトランジスタ
が寄生するのを防止するためのチャンネル遮断層の形成
を、バイポーラ素子製造工程よりも前に行われるＣMIS
素子製造工程のチャンネルカット段階で同時に行うこと
により、チャンネル遮断層を高い寸法精度で微細個所に
も形成すると共に、チャンネル遮断層とバイポーラ素子
およびチャンネル遮断層とアイソレーションとの間隔を
減少させてバイポーラ−ＣMISデバイスの集積度の向上
を目的とする。In view of the above-described conventional method for manufacturing a bipolar-CMIS device, the present invention provides a CMIS which is performed prior to a bipolar device manufacturing process to form a channel blocking layer for preventing a MOS transistor from being parasitic on a bipolar device.
By simultaneously performing the channel-cutting step in the device manufacturing process, the channel-blocking layer can be formed at a fine portion with high dimensional accuracy, and the interval between the channel-blocking layer and the bipolar device and between the channel-blocking layer and the isolation can be reduced to make the bipolar structure. -To improve the integration of CMIS devices.
第１図は本発明に係るバイポーラ−ＣMISデバイスの製
造方法の原理を示す工程図である。FIG. 1 is a process chart showing the principle of a method for manufacturing a bipolar-CMIS device according to the present invention.
本発明によれば、バイポーラ素子とＣMIS素子とを同一
基板上に形成するバイポーラ−ＣMIS製造方法であっ
て、前記バイポーラ素子にMOSトランジスタが寄生する
のを防止するためのチャンネル遮断層の形成52を、バイ
ポーラ素子製造工程６よりも前に行われるＣMIS素子製
造工程５のチャンネルカット段階51で同時に行うように
したことを特徴とするバイポーラ−ＣMISデバイスの製
造方法が提供される。According to the present invention, there is provided a bipolar-CMIS manufacturing method for forming a bipolar device and a CMIS device on the same substrate, which comprises forming a channel blocking layer 52 for preventing a MOS transistor from being parasitic on the bipolar device. A bipolar-CMIS device manufacturing method is provided, which is performed simultaneously with the channel cutting step 51 of the CMIS device manufacturing process 5 performed before the bipolar device manufacturing process 6.
上述の構成を有する本発明のバイポーラ−ＣMISデバイ
スの製造方法によれば、バイポーラ素子MOSトランジス
タが寄生するのを防止するために行うチャンネル遮断層
の形成52は、ＣMIS素子の製造工程５のチャンネルカッ
ト段階51で同時に行われる。ＣMIS素子の製造工程５
は、バイポーラ素子の製造工程６よりも前に行われるも
ので、このＣMIS素子の製造工程５のチャンネルカット
段階51では、まだ酸化膜の厚さも薄く、エッチングによ
る酸化膜の除去等が行い易い。そのため、チャンネル遮
断層を高い寸法精度で形成することができ、また、チャ
ンネル遮断層を微細個所にも形成することができる。こ
れにより、チャンネル遮断層とバイポーラ素子およびチ
ャンネル遮断層とアイソレーションとの間隔を減少させ
てバイポーラ−ＣMISの集積度を向上することができ
る。According to the method for manufacturing the bipolar-CMIS device of the present invention having the above-described structure, the formation of the channel blocking layer 52 for preventing the bipolar element MOS transistor from being parasitic is performed by the channel cut in the manufacturing step 5 of the CMIS element. Simultaneously with step 51. CMIS device manufacturing process 5
Is performed before the bipolar element manufacturing step 6, and in the channel cutting step 51 of the CMIS element manufacturing step 5, the oxide film is still thin, and it is easy to remove the oxide film by etching. Therefore, the channel blocking layer can be formed with high dimensional accuracy, and the channel blocking layer can be formed in a fine portion. As a result, the distance between the channel blocking layer and the bipolar device and between the channel blocking layer and the isolation can be reduced to improve the degree of integration of the bipolar-CMIS.
以下、本発明に係るバイポーラ−ＣMISデバイスの製造
方法の一実施例を説明する。An embodiment of the method for manufacturing the bipolar-CMIS device according to the present invention will be described below.
第２図は本発明に係るバイポーラ−ＣMISデバイスの製
造方法の一実施例を示す工程図であり、７はバイポーラ
トランジスタ、８はMOSトランジスタである。FIG. 2 is a process chart showing an embodiment of a method for manufacturing a bipolar-CMIS device according to the present invention, in which 7 is a bipolar transistor and 8 is a MOS transistor.
第２図（ａ）に示されるように、バイポーラ−ＣMISデ
バイスは、Ｐ型基板10上にバイポーラトランジスタ７を
形成するＮ型ランド領域１とMOSトランジスタを形成す
るＮ型ランド領域81とを備えている。Ｎ型ランド領域１
はP+型アイソレーション３で分離され、また、このラン
ド領域１の下方にはN+型埋め込み層15が形成されてい
る。同様に、Ｎ型ランド領域81の下方にはN+型埋め込み
層82が形成されている。As shown in FIG. 2 (a), the bipolar-CMIS device includes an N-type land region 1 forming a bipolar transistor 7 and an N-type land region 81 forming a MOS transistor on a P-type substrate 10. There is. N-type land area 1
Are separated by a P + type isolation 3, and an N + type buried layer 15 is formed below the land region 1. Similarly, an N + type buried layer 82 is formed below the N type land region 81.
第２図（ｂ）に示されるように、バイポーラトランジス
タ７が形成されるＮ型ランド領域１およびMOSトランジ
スタが形成されるＮ型ランド領域81の上部全面に対して
シリコン酸化膜91を形成し、このシリコン酸化膜91上に
レジスト92を塗布する。さらに、レジスト92の所定個所
にMOSトランジスタ８のチャンネルカット用開口部92aを
形成し、同時にバイポーラトランジスタ７のチャンネル
遮断層用開口部92bも形成する。そして、燐（Ｐ）等の
第Ｖ族原子をドーピングしてN+型不純物領域を形成す
る。すなわち、N+型不純物領域であるMOSトランジスタ
８のチャンネルカット層83およびバイポーラトランジス
タ７のチャンネル遮断層25を同時に形成する。ここで、
バイポーラトランジスタ７のチャンネル遮断層25は、MO
Sトランジスタのチャンネルカット層と同時に形成され
るので、パターン精度が高く微細個所にも形成すること
が可能となる。As shown in FIG. 2B, a silicon oxide film 91 is formed on the entire upper surface of the N-type land region 1 where the bipolar transistor 7 is formed and the N-type land region 81 where the MOS transistor is formed, A resist 92 is applied on this silicon oxide film 91. Further, a channel cut opening 92a of the MOS transistor 8 is formed at a predetermined portion of the resist 92, and at the same time, a channel cutoff layer opening 92b of the bipolar transistor 7 is also formed. Then, a group V atom such as phosphorus (P) is doped to form an N + type impurity region. That is, the channel cut layer 83 of the MOS transistor 8 and the channel cutoff layer 25 of the bipolar transistor 7, which are N + type impurity regions, are simultaneously formed. here,
The channel blocking layer 25 of the bipolar transistor 7 is MO
Since it is formed at the same time as the channel cut layer of the S-transistor, it has a high pattern accuracy and can be formed in a fine portion.
第２図（ｃ）は、第２図（ｂ）のN+型不純物領域の形成
と同様にP+型不純物領域を形成する工程を示すものであ
り、燐（Ｐ）等の第III族原子の代わりにボロン（Ｂ）
等の第III族原子をドーピングする。これにより、MOSト
ランジスタ８のP+型ソース領域84およびドレイン領域85
が形成されると共に、バイポーラトランジスタ７のP+型
コレクタ領域12,13およびエミッタ領域11が同時に形成
されることになる。FIG. 2 (c) shows a step of forming a P + type impurity region similar to the formation of the N + type impurity region of FIG. 2 (b). Group III atoms such as phosphorus (P) are shown. Boron (B) instead of
Group III atoms such as. As a result, the P + type source region 84 and the drain region 85 of the MOS transistor 8 are formed.
And the P + type collector regions 12 and 13 and the emitter region 11 of the bipolar transistor 7 are simultaneously formed.
第２図（ｂ）および（ｃ）のドーピング工程の後、第２
図（ｄ）に示されるように、シリコン酸化膜91を厚く形
成する。そして、第２図（ｅ）に示されるように、MOS
トランジスタ８のゲート電極86を形成し、さらに、バイ
ポーラトランジスタ７のベース24a、コレクタ22,23およ
びエミッタ21をそれぞれ形成する。ここで、参照番号14
はバイポーラトランジスタ７のN+型ベース領域である
が、ベース24aの取り出し個所は第２図（ｅ）に示され
るものに限定されるものではない。After the doping process of FIGS. 2 (b) and (c),
As shown in FIG. 3D, the silicon oxide film 91 is formed thick. Then, as shown in FIG. 2 (e), the MOS
The gate electrode 86 of the transistor 8 is formed, and further, the base 24a, the collectors 22 and 23 and the emitter 21 of the bipolar transistor 7 are formed. Where reference numeral 14
Is the N + type base region of the bipolar transistor 7, but the extraction location of the base 24a is not limited to that shown in FIG. 2 (e).
第３図は本発明に係るバイポーラ−ＣMISデバイスの製
造方法によって得られるラテラルトランジスタを示す図
であり、第２図（ｅ）に示されるバイポーラ−ＣMISデ
バイスの内バイポーラトランジスタ（ラテラルトランジ
スタ）７だけを示すものである。しかし、この第３図の
ラテラルトランジスタのベース24は第２図（ｅ）のもの
とは異なる個所に形成されている。FIG. 3 is a diagram showing a lateral transistor obtained by the method for manufacturing a bipolar-CMIS device according to the present invention. Only the bipolar transistor (lateral transistor) 7 in the bipolar-CMIS device shown in FIG. It is shown. However, the base 24 of the lateral transistor of FIG. 3 is formed at a position different from that of FIG. 2 (e).
Ｎ型ランド領域１はＰ型半導体基板上に形成されたＮ型
エピタキシャル層をP+型アイソレーション３で分離して
形成された領域であり、このＮ型ランド領域１にはマル
チコレクタ式ラテラルPNPトランジスタ２が形成されて
いる。このマルチコレクタ式ラテラルPNPトランジスタ
２は、P+型不純物領域であるエミッタ21と、該エミッタ
21を包囲するように形成されたP+型不純物領域である２
つのコレクタ22および23と、該コレクタ22および23の一
端近傍に形成されたN+型不純物領域であるベース24とを
備えている。The N-type land region 1 is a region formed by separating an N-type epitaxial layer formed on a P-type semiconductor substrate by a P + -type isolation 3, and the N-type land region 1 has a multi-collector lateral PNP. The transistor 2 is formed. The multi-collector lateral PNP transistor 2 includes an emitter 21 that is a P + -type impurity region and the emitter 21.
21 is a P + -type impurity region formed so as to surround 21
It has two collectors 22 and 23 and a base 24 which is an N + -type impurity region formed near one end of each of the collectors 22 and 23.
そして、第３図から明らかなように、N+型不純物領域で
あるチャンネル遮断層25は、ラテラルトランジスタ２の
２つのコレクタ22および23の周囲を包囲するように形成
されている。このN+型不純物領域のチャンネル遮断層25
により、Ｎ型不純物領域のランド領域１をP+型不純物領
域のコレクタ22または23とアイソレーション３とで挟ん
で構成され得る寄生MOSトランジスタを防止することが
できる。すなわち、このN+型不純物領域のチャンネル遮
断層25により、Ｐ型の寄生MOSトランジスタの閾値電圧
を高くして寄生MOSトランジスタのゲートが容易に開か
ないようになされている。ここで、チャンネル遮断層25
は高い寸法精度で形成することが可能であるため、ラテ
ラルトランジスタ２とチャンネル遮断層25との間隔およ
びチャンネル遮断層25とアイソレーション３との間隔を
狭くすることができるバイポーラ−ＣMISデバイスの集
精度を向上することができる。As is clear from FIG. 3, the channel blocking layer 25, which is an N + -type impurity region, is formed so as to surround the two collectors 22 and 23 of the lateral transistor 2. This N + type impurity region channel blocking layer 25
As a result, it is possible to prevent a parasitic MOS transistor that can be formed by sandwiching the land region 1 of the N-type impurity region with the collector 22 or 23 of the P + -type impurity region and the isolation 3. That is, the channel blocking layer 25 in the N + type impurity region raises the threshold voltage of the P type parasitic MOS transistor so that the gate of the parasitic MOS transistor is not easily opened. Where the channel blocking layer 25
Can be formed with high dimensional accuracy, so that the distance between the lateral transistor 2 and the channel blocking layer 25 and the distance between the channel blocking layer 25 and the isolation 3 can be reduced. Can be improved.
また、ラテラルトランジスタ２の２つのコレクタ22およ
び23の間にもチャンネル遮断層25aおよび25bが形成さ
れ、これによって、Ｎ型不純物領域であるランド領域１
をP+型不純物領域の２つのコレクタ22および23で挟んで
ラテラルトランジスタ２内部に構成され得る寄生MOSト
ランジスタを防止することができる。すなわち、このN+
型不純物領域のチャンネル遮断層25aおよび25bにより、
寄生MOSトランジスタの閾値電圧を高くして寄生MOSトラ
ンジスタのゲートが容易に開かないようになされてい
る。このように、チャンネル遮断層25aおよび25bは、２
つのコレクタ22と23との間といった微細個所にも形成す
ることができるため、バイポーラ−ＣMISデバイスの集
積度を向上することができる。Further, channel blocking layers 25a and 25b are also formed between the two collectors 22 and 23 of the lateral transistor 2, whereby the land region 1 which is an N-type impurity region is formed.
Between the two collectors 22 and 23 of the P + -type impurity region, it is possible to prevent a parasitic MOS transistor that can be formed inside the lateral transistor 2. That is, this N +
With the channel blocking layers 25a and 25b in the type impurity region,
The threshold voltage of the parasitic MOS transistor is increased so that the gate of the parasitic MOS transistor is not easily opened. Thus, the channel blocking layers 25a and 25b are
Since it can be formed in a fine portion such as between the two collectors 22 and 23, the degree of integration of the bipolar-CMIS device can be improved.
以上の説明は、バイポーラ−ＣMISデバイスの製造方法
によって得られるラテラルトランジスタに関するもので
あるが、本発明のバイポーラ−ＣMISデバイスの製造方
法は、ラテラルトランジスタ以外に、他の様々な半導体
装置に使用することができるのはいうまでもない。Although the above description relates to the lateral transistor obtained by the method for manufacturing the bipolar-CMIS device, the method for manufacturing the bipolar-CMIS device of the present invention is applicable to various semiconductor devices other than the lateral transistor. It goes without saying that you can do it.
以上詳述したように、本発明に係るバイポーラ−ＣMIS
デバイスの製造方法は、バイポーラ素子にMOSトランジ
スタが寄生するのを防止するためのチャンネル遮断層の
形成を、バイポーラ素子製造工程よりも前に行われるＣ
MIS素子製造工程のチャンネルカット段階で同時に行う
ことにより、チャンネル遮断層を高い寸法精度で微細個
所にも形成すると共に、チャンネル遮断層とバイポーラ
素子およびチャンネル遮断層とインシュレーションとの
間隔を減少させてバイポーラ−ＣMISデバイスの集積度
を向上することができる。As described in detail above, the bipolar-CMIS according to the present invention
In the device manufacturing method, a channel blocking layer for preventing a MOS transistor from being parasitic on the bipolar device is formed before the bipolar device manufacturing process.
By simultaneously performing the channel cut step in the MIS device manufacturing process, the channel blocking layer can be formed with high dimensional accuracy even at a fine portion, and the interval between the channel blocking layer and the bipolar device and between the channel blocking layer and the insulation can be reduced. The integration degree of the bipolar-CMIS device can be improved.
第１図は本発明に係るバイポーラ−ＣMISデバイスの製
造方法の原理を示す工程図、 第２図は本発明に係るバイポーラ−ＣMISデバイスの製
造方法の一実施例を示す工程図、 第３図は本発明に係るバイポーラ−ＣMISデバイスの製
造方法によって得られるラテラルトランジスタを示す
図、 第４図は従来のバイポーラ−ＣMISデバイスの製造方法
によって得られるラテラルトランジスタを示す図であ
る。 〔符号の説明〕 １……ランド領域、 ２……マルチコレクタ式ラテラルPNPトランジスタ、 ３……アイソレーション、 21……エミッタ、 22,23……コレクタ、 24……ベース、 25……チャンネル遮断層。FIG. 1 is a process drawing showing the principle of a method for manufacturing a bipolar-CMIS device according to the present invention, FIG. 2 is a process drawing showing an embodiment of a method for manufacturing a bipolar-CMIS device according to the present invention, and FIG. FIG. 4 is a diagram showing a lateral transistor obtained by a method for manufacturing a bipolar-CMIS device according to the present invention, and FIG. 4 is a diagram showing a lateral transistor obtained by a method for manufacturing a conventional bipolar-CMIS device. [Description of symbols] 1 ... Land region, 2 ... Multi-collector lateral PNP transistor, 3 ... Isolation, 21 ... Emitter, 22,23 ... Collector, 24 ... Base, 25 ... Channel blocking layer .
Claims (2)
に形成するバイポーラ−ＣMISデバイスの製造方法であ
って、 前記バイポーラ素子にMISトランジスタが寄生するのを
防止するためのチャンネル遮断層の形成（52）を、バイ
ポーラ素子製造工程（６）よりも前に行われるＣMIS素
子製造工程（５）のチャンネルカット段階（51）で同時
に行うようにしたことを特徴とするバイポーラ−ＣMIS
デバイスの製造方法。1. A method for manufacturing a bipolar-CMIS device in which a bipolar element and a CMIS element are formed on the same substrate, wherein a channel blocking layer is formed to prevent a MIS transistor from being parasitic on the bipolar element (52). Are simultaneously performed in the channel cut step (51) of the CMIS device manufacturing process (5) performed before the bipolar device manufacturing process (6).
Device manufacturing method.
テラルトランジスタ（２）であり、チャンネル遮断層
（25）で２つのコレクタ（22）および（23）を包囲する
と共に、チャンネル遮断層（25a）および（25b）で該２
つのコレクタ（22）および（23）を分離するように形成
される特許請求の範囲第１項に記載の方法。2. The bipolar device is a multi-collector lateral transistor (2), which surrounds the two collectors (22) and (23) with a channel blocking layer (25) and also has channel blocking layers (25a) and (25). 25b) in 2
A method according to claim 1, wherein the method is formed so as to separate the two collectors (22) and (23).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064170A JPH07101716B2 (en) | 1987-03-20 | 1987-03-20 | Method for manufacturing a bipolar CMIS device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064170A JPH07101716B2 (en) | 1987-03-20 | 1987-03-20 | Method for manufacturing a bipolar CMIS device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63232365A JPS63232365A (en) | 1988-09-28 |
| JPH07101716B2 true JPH07101716B2 (en) | 1995-11-01 |
Family
ID=13250320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064170A Expired - Fee Related JPH07101716B2 (en) | 1987-03-20 | 1987-03-20 | Method for manufacturing a bipolar CMIS device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101716B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619653A (en) * | 1979-07-27 | 1981-02-24 | Hitachi Ltd | Bipolar cmos semiconductor device and manufacture thereof |
| JPH0671066B2 (en) * | 1985-04-05 | 1994-09-07 | 富士通株式会社 | Method for manufacturing semiconductor integrated circuit device |
-
1987
- 1987-03-20 JP JP62064170A patent/JPH07101716B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63232365A (en) | 1988-09-28 |
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