JPH07105487B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH07105487B2 JPH07105487B2 JP60222759A JP22275985A JPH07105487B2 JP H07105487 B2 JPH07105487 B2 JP H07105487B2 JP 60222759 A JP60222759 A JP 60222759A JP 22275985 A JP22275985 A JP 22275985A JP H07105487 B2 JPH07105487 B2 JP H07105487B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- layer
- emitter layer
- electrode
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
- H10D62/136—Emitter regions of BJTs of heterojunction BJTs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、ヘテロ接合半導体装置に於いて、エミッタ層
が茸状をなし、該茸状のエミッタ層の面積が狭い方の面
にベース層が接すると共に広い方の面にエミッタ電極が
接する構成をとることに依り、エミッタ要領及びエミッ
タ抵抗の両方を低減できるようにしたものである。DETAILED DESCRIPTION OF THE INVENTION [Outline] The present invention relates to a heterojunction semiconductor device in which the emitter layer has a mushroom shape, and the area of the mushroom-shaped emitter layer has a narrow surface and the base layer is in contact with the surface. By adopting a structure in which the emitter electrode is in contact with the other surface, both the essential point of the emitter and the emitter resistance can be reduced.
本発明は、ヘテロ接合を有し、その界面に対して直交す
る方向にキャリヤを走行させて動作する半導体装置の改
良に関する。The present invention relates to an improvement in a semiconductor device having a heterojunction and operating by allowing carriers to travel in a direction orthogonal to the interface thereof.
一般に、HBT（heterojunction bipolar transistor）、
HET（hot electron transistor）、QBT（quantized bas
e tranistor）などヘテロ接合を利用している半導体装
置に於いては、そのヘテロ界面に直交する方向にキャリ
ヤが高速で走行することができ、しかも、比較的大きな
電流を取り出すことができるので容量性負荷を高速で駆
動するのに好適であること等の点から注目を集めてい
る。Generally, HBT (heterojunction bipolar transistor),
HET (hot electron transistor), QBT (quantized bas
In a semiconductor device that uses a heterojunction such as an e tranistor), carriers can travel at a high speed in a direction orthogonal to the hetero interface, and a relatively large current can be extracted, so that the capacitance is high. It is attracting attention because it is suitable for driving loads at high speed.
前記説明したようにヘテロ接合半導体装置に於いては、
その遮断周波数fTが（エミッタ抵抗×エミッタ容量）に
反比例している。As described above, in the heterojunction semiconductor device,
The cutoff frequency f T is inversely proportional to (emitter resistance × emitter capacitance).
従って、遮断周波数fTを向上するには、エミッタ抵抗及
びエミッタ容量を共に低減させ、CR時定数を小さくしな
ければならない。Therefore, in order to improve the cutoff frequency f T , it is necessary to reduce both the emitter resistance and the emitter capacitance and reduce the CR time constant.
然しながら、エミッタ抵抗を低減するには、エミッタ電
極の面積を大きくしてコンタクト抵抗を小さくしてやれ
ば良いが、エミッタ容量を低減するには、面積を小さく
する必要があり、所謂、二律背反の状態にある。However, in order to reduce the emitter resistance, it is sufficient to increase the area of the emitter electrode and reduce the contact resistance, but in order to reduce the emitter capacitance, it is necessary to reduce the area. .
本発明は、エミッタ抵抗が小さく且つエミッタ容量も少
ないヘテロ接合半導体装置を提供する。The present invention provides a heterojunction semiconductor device having a small emitter resistance and a small emitter capacitance.
本発明に依る半導体装置に於いては、組成比がグレーデ
ッドになっている第一のエミッタ層（例えばエミッタ層
３）及び前記第一のエミッタ層のエッチング・マスクを
兼ねて積層された第二のエミッタ層（例えばエミッタ層
４）からなり且つ前記第一のエミッタ層に於けるベース
層対向面の面積に比較して前記第二のエミッタ層に於け
るエミッタ電極対向面の面積が大きくなっているエミッ
タ層と、前記エミッタ層に於けるベース層対向面側に在
ってヘテロ界面を生成するベース層（例えばベース層
２）と、前記エミッタ層に於けるエミッタ電極対向面側
に在ってオーミック・コンクタクトを生成するエミッタ
電極（例えばエミッタ電極５）とを備えてなる構成を採
っている。In the semiconductor device according to the present invention, the first emitter layer (for example, the emitter layer 3) whose composition ratio is graded and the second emitter layer laminated also as the etching mask of the first emitter layer are laminated. Of the emitter layer (for example, the emitter layer 4) and the area of the surface of the second emitter layer facing the emitter electrode is larger than the area of the surface of the first emitter layer facing the base layer. An emitter layer, a base layer (e.g., base layer 2) that is present on the side of the emitter layer facing the base layer and forms a hetero interface, and is present on the side of the emitter layer that faces the emitter electrode. It has a configuration including an emitter electrode (for example, the emitter electrode 5) that generates an ohmic contact.
前記構成に依ると、ベース層と接するエミッタ層の面積
は小さくなっているのでエミッタ容量は低減され、ま
た、エミッタ電極と接するエミッタ層の面積は大きくな
っているのでエミッタ抵抗は低減される。According to the above configuration, the area of the emitter layer in contact with the base layer is small, so that the emitter capacitance is reduced, and the area of the emitter layer in contact with the emitter electrode is large, so that the emitter resistance is reduced.
第１図（Ａ）乃至（Ｅ）は本発明一実施例を製造する場
合について解説する為の工程要所に於ける半導体装置の
要部切断側面図を表し、以下、これ等の図を参照しつつ
説明する。尚、ここでは、HBTを対象としている。FIGS. 1 (A) to 1 (E) are sectional side views of a main part of a semiconductor device in a process key point for explaining a case of manufacturing an embodiment of the present invention. Hereinafter, these figures will be referred to. I will explain. Note that the target here is HBT.
第１図（Ａ）参照 （１） 分子線エミタキシャル成長（molecular beam e
pitaxy:MBE）法を適用することに依り、n+型GaAsコレク
タ層兼基板１上にベース層２、グレーデッド・エミッタ
層３、エミッタ層４を成長させる。See Fig. 1 (A). (1) Molecular beam e growth
The base layer 2, the graded emitter layer 3 and the emitter layer 4 are grown on the n + type GaAs collector layer / substrate 1 by applying the pitaxy: MBE method.
これ等の諸半導体層を成長させる技術としては、前記し
たMBE法のみならず、有機金属化学堆積（metalorganics
chemical vapour deposition:MOCVD）法などを適用す
ることもできる。As a technique for growing these semiconductor layers, not only the MBE method described above but also metalorganic chemical deposition (metalorganics
A chemical vapor deposition (MOCVD) method or the like can also be applied.
前記各半導体層に於ける諸データを例示すると次の通り
である。The following is an example of various data in each semiconductor layer.
ベース層２について 材料:p型GaAs 厚さ:1000〔Å〕 不純物：ベリリウム（Be） 不純物濃度:5×1018〔cm-3〕 グレーデッド・エミッタ層３について 材料:n型AlXGa1-XAs 厚さ:1000〔Å〕 不純物：シリコン（Si） 不純物濃度５×1017〔cm-3〕 ｘ値:0.5〜０（ベース層２エミッタ層４） エミッタ層４について 材料:n型GaAs 厚さ:1500〔Å〕 不純物:Si 不純物濃度:5×1018〔cm-3〕 第１図（Ｂ）参照 （２） 蒸着法を適用することに依り、エミッタ電極材
料膜を形成し、これを通常のフォト・リソグラフィ技術
にてパターニングしてエミッタ電極５を形成する。About the base layer 2 Material: p-type GaAs Thickness: 1000 [Å] Impurity: Beryllium (Be) Impurity concentration: 5 × 10 18 [cm -3 ] About graded emitter layer 3 Material: n-type Al X Ga 1- X As Thickness: 1000 [Å] Impurity: Silicon (Si) Impurity concentration 5 × 10 17 [cm -3 ] x value: 0.5 to 0 (base layer 2 emitter layer 4) About emitter layer 4 Material: n-type GaAs thickness Length: 1500 [Å] Impurity: Si Impurity concentration: 5 × 10 18 [cm -3 ] See Fig. 1 (B) (2) Form an emitter electrode material film by applying the vapor deposition method The emitter electrode 5 is formed by patterning by a normal photolithography technique.
このエミッタ電極５は、 材料：金（Au）・ゲルマニウム（Ge）/Au 厚さ:300〔Å〕/2000〔Å〕 Au・Ge:Ge12〔wt％〕 である。The material of the emitter electrode 5 is gold (Au) / germanium (Ge) / Au thickness: 300 [Å] / 2000 [Å] Au • Ge: Ge12 [wt%].
第１図（Ｃ）参照 （３） エッチング・ガスをCCl2F2とするドライ・エッ
チング法を適用し、且つ、エミッタ電極５をマスクとし
てエミッタ層４のエッチングを行う。See FIG. 1C. (3) The dry etching method using CCl 2 F 2 as an etching gas is applied, and the emitter layer 5 is etched using the emitter electrode 5 as a mask.
前記のエッチング・ガスを用いた場合、GaAsとAlGaAsの
選択性は極めて良好であり、エミッタ層４の下地である
グレーデッド・エミッタ層３は殆どエッチングされな
い。When the above etching gas is used, the selectivity between GaAs and AlGaAs is extremely good, and the graded emitter layer 3 which is the base of the emitter layer 4 is hardly etched.
第１図（Ｄ）参照 （４） エッチャントを沃素系エッチング液としたウエ
ット・エッチング法を適用することに依り、グレーデッ
ド・エミッタ層３のエッチングを行う。See FIG. 1 (D). (4) The graded emitter layer 3 is etched by applying a wet etching method using an iodine-based etchant as an etchant.
前記のエッチャントを用いた場合、グレーデッド・エミ
ッタ層３の組成比ｘに依存してエッチング・レートが異
なる。即ち、ｘ値が大であればエッチングされ易いの
で、グレーデッド・エミッタ層３に於けるベース層２側
のエッチングはエミッタ層４側のそれに比較して速く進
行する。従って、エッチングが終了した段階では、図示
のように、茸状になる。When the above etchant is used, the etching rate differs depending on the composition ratio x of the graded emitter layer 3. That is, if the x value is large, etching is likely to occur, so that the etching of the graded emitter layer 3 on the base layer 2 side proceeds faster than that on the emitter layer 4 side. Therefore, at the stage where the etching is completed, it becomes mushroom-shaped as shown in the figure.
第１図（Ｅ）参照 （５） 蒸着法を適用することに依り、電極材料膜を全
面に形成し、これを通常のフォト・リソグラフィ技術に
てパターニングしてベース電極６を形成する。尚、エミ
ッタ電極５も同じ電極材料膜で覆われているので、これ
を記号７で指示してある。See FIG. 1E. (5) An electrode material film is formed on the entire surface by applying a vapor deposition method, and this is patterned by a normal photolithography technique to form a base electrode 6. Since the emitter electrode 5 is also covered with the same electrode material film, this is indicated by symbol 7.
ここで留意すべきは、グレーデッド・エミッタ層３が茸
状を成していることから、ベース電極６はエミッタ電極
４に対してセルフ・アライメント的に形成されることで
ある。It should be noted that the base electrode 6 is formed in self-alignment with the emitter electrode 4 because the graded emitter layer 3 has a mushroom shape.
このベース電極６は、 材料：チタン（Ti）／白金（Pt）/Au 厚さ:500〔Å〕/500〔Å〕/2000〔Å〕 である。This base electrode 6 is made of material: titanium (Ti) / platinum (Pt) / Au thickness: 500 [Å] / 500 [Å] / 2000 [Å].
（６） 通常の技法を適用することに依り、コレクタ層
兼基板１の裏面にコレクタ電極８を形成して完成する。(6) The collector electrode 8 is formed on the back surface of the collector layer / substrate 1 by applying a normal technique to complete the process.
このコレクタ電極８は、 材料:Au・Ge/Au 厚さ:200〔Å〕/2800〔Å〕 Au・Ge:Ge12〔wt％〕 である。The material of the collector electrode 8 is Au.Ge/Au thickness: 200 [Å] / 2800 [Å] Au • Ge: Ge12 [wt%].
このようにして得られたHBTは、グレーデッド・エミッ
タ層がベース層２に対向する部分が小面積で且つエミッ
タ層４に対向する部分が大面積の茸状をなしていること
から、エミッタとしての実行面積は小さく、従って、エ
ミッタ容量は低減され、また、エミッタ層４とエミッタ
電極５とのコンタクト面積は大きいので、エミッタ抵抗
は小さくなっている。The HBT thus obtained has a mushroom-like shape in which the portion of the graded emitter layer facing the base layer 2 has a small area and the portion of the graded emitter layer facing the emitter layer 4 has a large area. Is small, therefore the emitter capacitance is reduced, and since the contact area between the emitter layer 4 and the emitter electrode 5 is large, the emitter resistance is small.
本発明に依る半導体装置に於いては、組成比がグレーデ
ッドになっている第一のエミッタ層及び前記第一のエミ
ッタ層のエッチング・マスクを兼ねて積層された第二の
エミッタ層からなり且つ前記第一のエミッタ層に於ける
ベース層対向面の面積に比較して前記第二のエミッタ層
に於けるエミッタ電極対向面の面積が大きくなっている
エミッタ層と、前記エミッタ層に於けるベース層対向面
側に在ってヘテロ界面を生成するベース層と、前記エミ
ッタ層に於けるエミッタ電極対向面側に在ってオーミッ
ク・コンタクトを生成するエミッタ電極とを備えてなる
構成を採っている。A semiconductor device according to the present invention comprises a first emitter layer having a graded composition ratio and a second emitter layer laminated also as an etching mask for the first emitter layer, and An emitter layer in which the area of the emitter electrode facing surface of the second emitter layer is larger than the area of the base layer facing surface of the first emitter layer, and the base of the emitter layer A structure is provided that includes a base layer located on the layer facing surface side to generate a hetero interface, and an emitter electrode located on the emitter electrode facing surface side in the emitter layer to generate an ohmic contact. .
このように、エミッタ層の構造がベース層側からエミッ
タ電極側に向かって拡大する茸状を成していることか
ら、エミッタ層がベース層に接する部分は小面積であ
り、従って、エミッタとしての実効面積は小さいからエ
ミッタ容量は低いものとなり、また、エミッタ層がエミ
ッタ電極に接する部分は大面積であり、従って、コンタ
クト面積が大きいので、エミッタ抵抗は小さくなるもの
であり、その結果、遮断周波数fTを大きくすることがで
きる。Thus, since the structure of the emitter layer has a mushroom shape that expands from the base layer side toward the emitter electrode side, the portion where the emitter layer contacts the base layer has a small area, and therefore the emitter layer Since the effective area is small, the emitter capacitance is low, and the area where the emitter layer contacts the emitter electrode is large. Therefore, since the contact area is large, the emitter resistance is small, resulting in a cutoff frequency. f T can be increased.
第１図の（Ａ）乃至（Ｅ）は本発明一実施例を製造する
場合について解説する為の工程要所に於ける半導体装置
の要部切断側面図を表している。 図に於いて、１はn+型GaAsコレクタ層兼基板、２はｐ型
GaAsベース層、３はｎ型AlXGa1-XAsグレーデッド・エミ
ッタ層、４はｎ型GaAsエミッタ層、５はエミッタ電極、
６はベース電極、７は電極材料膜、８はコレクタ電極を
それぞれ示している。FIGS. 1 (A) to 1 (E) are sectional side views of essential parts of a semiconductor device in process steps for explaining a case of manufacturing an embodiment of the present invention. In the figure, 1 is n + type GaAs collector layer / substrate and 2 is p type
GaAs base layer, 3 n-type Al X Ga 1-X As graded emitter layer, 4 n-type GaAs emitter layer, 5 emitter electrode,
Reference numeral 6 is a base electrode, 7 is an electrode material film, and 8 is a collector electrode.
Claims (1)
エミッタ層及び前記第一のエミッタ層のエッチング・マ
スクを兼ねて積層された第二のエミッタ層からなり且つ
前記第一のエミッタ層に於けるベース層対向面の面積に
比較して前記第二のエミッタ層に於けるエミッタ電極対
向面の面積が大きくなっているエミッタ層と、 前記エミッタ層に於けるベース層対向面側に在ってヘテ
ロ界面を生成するベース層と、 前記エミッタ層に於けるエミッタ電極対向面側に在って
オーミック・コンタクトを生成するエミッタ電極と を備えてなることを特徴とする半導体装置。1. A first emitter layer comprising a first emitter layer having a graded composition ratio and a second emitter layer laminated also as an etching mask for the first emitter layer. An emitter layer in which the area of the emitter electrode facing surface of the second emitter layer is larger than the area of the base layer facing surface of the second emitter layer, and the base layer facing surface side of the emitter layer. A semiconductor device comprising: a base layer that generates a hetero interface; and an emitter electrode that is on the emitter electrode facing surface side of the emitter layer and that forms an ohmic contact.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222759A JPH07105487B2 (en) | 1985-10-08 | 1985-10-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222759A JPH07105487B2 (en) | 1985-10-08 | 1985-10-08 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284557A JPS6284557A (en) | 1987-04-18 |
| JPH07105487B2 true JPH07105487B2 (en) | 1995-11-13 |
Family
ID=16787460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222759A Expired - Lifetime JPH07105487B2 (en) | 1985-10-08 | 1985-10-08 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105487B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9555803B2 (en) | 2002-05-03 | 2017-01-31 | Magna Electronics Inc. | Driver assistance system for vehicle |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3780359A (en) * | 1971-12-20 | 1973-12-18 | Ibm | Bipolar transistor with a heterojunction emitter and a method fabricating the same |
-
1985
- 1985-10-08 JP JP60222759A patent/JPH07105487B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9555803B2 (en) | 2002-05-03 | 2017-01-31 | Magna Electronics Inc. | Driver assistance system for vehicle |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6284557A (en) | 1987-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0642492B2 (en) | Heterojunction bipolar transistor semiconductor device and manufacturing method thereof | |
| JPH0797589B2 (en) | Method for manufacturing heterojunction bipolar transistor | |
| JPH07176539A (en) | Multilayer wide bandgap collector structure in bipolar transistors | |
| EP0274866B1 (en) | Method for fabricating a field-effect transistor with a self-aligned gate | |
| JPH07105487B2 (en) | Semiconductor device | |
| JP3057679B2 (en) | Heterojunction bipolar transistor and manufacturing method thereof | |
| JPH0945890A (en) | Ohmic electrode structure, semiconductor device and manufacturing method thereof | |
| JP2652647B2 (en) | Heterojunction field effect transistor | |
| JP2808145B2 (en) | Semiconductor device | |
| JP2551427B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3349644B2 (en) | Compound semiconductor device and method of manufacturing the same | |
| JPH098055A (en) | Hetero-bipolar semiconductor device and manufacturing method thereof | |
| JP3295897B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPS61294860A (en) | Manufacture of bipolar transistor | |
| JPH0666317B2 (en) | Semiconductor device | |
| JPS60177671A (en) | Manufacture of hetero junction bi-polar semiconductor device | |
| JPH0737898A (en) | Semiconductor device and manufacturing method thereof | |
| JPS6218762A (en) | Hetero junction transistor and manufacture thereof | |
| JPH0740549B2 (en) | Method for manufacturing semiconductor device | |
| JPS61294861A (en) | Bipolar transistor manufacturing method | |
| JPS63245958A (en) | Hetero junction bipolar transistor | |
| JPH0563012B2 (en) | ||
| JPS61294859A (en) | Manufacture of bipolar transistor | |
| JPH11121463A (en) | Semiconductor device | |
| JPH0575169B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |