JPH07107992B2 - セル分解多重処理装置 - Google Patents
セル分解多重処理装置Info
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- JPH07107992B2 JPH07107992B2 JP1358793A JP1358793A JPH07107992B2 JP H07107992 B2 JPH07107992 B2 JP H07107992B2 JP 1358793 A JP1358793 A JP 1358793A JP 1358793 A JP1358793 A JP 1358793A JP H07107992 B2 JPH07107992 B2 JP H07107992B2
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- 238000009825 accumulation Methods 0.000 claims description 9
- 238000000354 decomposition reaction Methods 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 description 9
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- 238000000034 method Methods 0.000 description 3
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】本発明は、ＡＴＭシステム（ Asynchronou
s Transfer Mode ）において使用される。本発明は、入
力されるＡＴＭセルをバーチャルチャネル（ＶＣ：Virt
ualChannel ：ＶＣ＝ＶＰｉ＋ＶＣｉ 以下ＶＣとい
う）ごとに時分割多重データハイウエイ上のフレームパ
ルスとクロックに同期した固定ビットレートデータに分
解を行うセル分解多重処理装置に関する。
s Transfer Mode ）において使用される。本発明は、入
力されるＡＴＭセルをバーチャルチャネル（ＶＣ：Virt
ualChannel ：ＶＣ＝ＶＰｉ＋ＶＣｉ 以下ＶＣとい
う）ごとに時分割多重データハイウエイ上のフレームパ
ルスとクロックに同期した固定ビットレートデータに分
解を行うセル分解多重処理装置に関する。
【０００２】
【従来の技術】従来のセル分解多重処理方式は、ＡＴＭ
セルを時分割多重データハイウエイの固定ビットレート
データに分解を行う場合、Ｎ種類のＶＣセルについて、
ＶＣと１対１で対応したセルを受信した順序を保って蓄
積を行うＦＩＦＯ形式のＮ個のバッファメモリ制御部
と、Ｎ個のバッファメモリとを設けて、入力される時分
割多重ハイウエイのクロックとフレームパルスからＶＣ
に変換を行い、ＶＣが示すバッファメモリからデータを
読み出し、時分割多重データハイウエイに出力を行って
いた。
セルを時分割多重データハイウエイの固定ビットレート
データに分解を行う場合、Ｎ種類のＶＣセルについて、
ＶＣと１対１で対応したセルを受信した順序を保って蓄
積を行うＦＩＦＯ形式のＮ個のバッファメモリ制御部
と、Ｎ個のバッファメモリとを設けて、入力される時分
割多重ハイウエイのクロックとフレームパルスからＶＣ
に変換を行い、ＶＣが示すバッファメモリからデータを
読み出し、時分割多重データハイウエイに出力を行って
いた。
【０００３】
【発明が解決しようとする課題】上述した従来のセル分
解多重処理方式では、付加遅延を行うためのバッファメ
モリを分解を行った固定ビットレートデータのデータ速
度に合わせた大きさにする必要があった。このため、異
なる速度の固定ビットレートデータを使用するために
は、全てのバッファメモリの大きさを最大固定ビットレ
ートのバッファメモリサイズとするか、あるいはビット
レートごとに使用するＶＣを限定する必要があった。
解多重処理方式では、付加遅延を行うためのバッファメ
モリを分解を行った固定ビットレートデータのデータ速
度に合わせた大きさにする必要があった。このため、異
なる速度の固定ビットレートデータを使用するために
は、全てのバッファメモリの大きさを最大固定ビットレ
ートのバッファメモリサイズとするか、あるいはビット
レートごとに使用するＶＣを限定する必要があった。
【０００４】例えば、付加遅延として６ｍｓを設定し、
６４Ｋｂｐｓの固定ビットレートデータを３２チャネル
と、１．５Ｍｂｐｓの固定ビットレートデータ２チャネ
ルを収容する場合を考える。
６４Ｋｂｐｓの固定ビットレートデータを３２チャネル
と、１．５Ｍｂｐｓの固定ビットレートデータ２チャネ
ルを収容する場合を考える。
【０００５】 ６４Ｋｂｐｓ：１チャネル 必要メモリ＝３８４ｂｉｔ＝６４Ｋｂｐｓ×６ｍｓ １．５Ｍｂｐｓ：１チャネル 必要メモリ＝９２１６ｂｉｔ＝１．５Ｍｂｐｓ×６ｍｓ となる。したがって、時分割多重の任意のタイムスロッ
トを使用できるようにすると、全体として必要なメモリ
は、 必要メモリ＝３１３Ｋｂｉｔ＝（３２＋２）×９２１６ であり、また固定ビットレート速度ごとに使用するＶＣ
に限定すると、 必要メモリ＝３１Ｋｂｉｔ＝３２×３８４＋２×９２１
６ となり、使用メモリは削減することができる。しかし、
全体の固定ビットレート速度が全体を下回る１．５Ｍｂ
ｐｓを３チャネルのみを収容しようとしても、必要メモ
リは 必要メモリ＝２８Ｋｂｉｔ と少ないにもかかわらず、ＶＣごとに使用できるメモリ
が限定されているため、使用することはできない。
トを使用できるようにすると、全体として必要なメモリ
は、 必要メモリ＝３１３Ｋｂｉｔ＝（３２＋２）×９２１６ であり、また固定ビットレート速度ごとに使用するＶＣ
に限定すると、 必要メモリ＝３１Ｋｂｉｔ＝３２×３８４＋２×９２１
６ となり、使用メモリは削減することができる。しかし、
全体の固定ビットレート速度が全体を下回る１．５Ｍｂ
ｐｓを３チャネルのみを収容しようとしても、必要メモ
リは 必要メモリ＝２８Ｋｂｉｔ と少ないにもかかわらず、ＶＣごとに使用できるメモリ
が限定されているため、使用することはできない。
【０００６】本発明は、ＶＣごとに保有されていたバッ
ファメモリを一つとし、ＶＣごとに受信したセルの順序
を保つ制御メモリを別途用意することで、バッファメモ
リをダイナミックに使用してバッファメモリの使用量を
最小とし、チャネルごとに使用可能なビットレートを任
意にできるセル分解多重処理方式を提供することを目的
とする。
ファメモリを一つとし、ＶＣごとに受信したセルの順序
を保つ制御メモリを別途用意することで、バッファメモ
リをダイナミックに使用してバッファメモリの使用量を
最小とし、チャネルごとに使用可能なビットレートを任
意にできるセル分解多重処理方式を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明は、ＡＴＭセルを
時分割多重データに変換するセル分解多重処理装置にお
いて、セルのペイロード部が格納される複数のバンクか
ら構成されたバッファメモリと、到着したセルのペイロ
ード部を未使用のバンクに格納し、当該バンクのアドレ
スを出力するセル蓄積制御部と、バーチャルチャネルご
とに前記アドレスを保持する制御メモリと、時分割多重
ハイウエイのフレームパルスとクロックとに基づいて上
位装置が指定するバーチャルチャネルごとに前記制御メ
モリ内の前記アドレスを読み込み、当該アドレスが示す
バンクから時分割多重ハイウエイのデータ単位のデータ
を読み出して時分割多重データとして出力するとともに
当該バンクを未使用バンクとするセル分解制御部とを備
えたことを特徴とする。
時分割多重データに変換するセル分解多重処理装置にお
いて、セルのペイロード部が格納される複数のバンクか
ら構成されたバッファメモリと、到着したセルのペイロ
ード部を未使用のバンクに格納し、当該バンクのアドレ
スを出力するセル蓄積制御部と、バーチャルチャネルご
とに前記アドレスを保持する制御メモリと、時分割多重
ハイウエイのフレームパルスとクロックとに基づいて上
位装置が指定するバーチャルチャネルごとに前記制御メ
モリ内の前記アドレスを読み込み、当該アドレスが示す
バンクから時分割多重ハイウエイのデータ単位のデータ
を読み出して時分割多重データとして出力するとともに
当該バンクを未使用バンクとするセル分解制御部とを備
えたことを特徴とする。
【０００８】なお、未使用のバンクのアドレスをキュー
形式で蓄積する手段を備え、セル蓄積制御部は、セルが
到着した際に、キューの先頭からバンクのアドレスを読
み込んでセルのペイロード部を格納する手段を含み、セ
ル分解制御部は、ペイロード部の出力が完了したバンク
のアドレスを前記キューの最後尾に書き込む手段を含む
ことができる。
形式で蓄積する手段を備え、セル蓄積制御部は、セルが
到着した際に、キューの先頭からバンクのアドレスを読
み込んでセルのペイロード部を格納する手段を含み、セ
ル分解制御部は、ペイロード部の出力が完了したバンク
のアドレスを前記キューの最後尾に書き込む手段を含む
ことができる。
【０００９】また、制御メモリは、バーチャルチャネル
ごとに先頭セルの格納されたバンクのアドレスを記憶す
る第一の制御メモリと、最後尾セルの格納されたバンク
のアドレスを記憶する第二の制御メモリと、バーチャル
チャネルごとのバンクのアドレスのチェーン情報を記憶
する第三の制御メモリとを備えることができる。
ごとに先頭セルの格納されたバンクのアドレスを記憶す
る第一の制御メモリと、最後尾セルの格納されたバンク
のアドレスを記憶する第二の制御メモリと、バーチャル
チャネルごとのバンクのアドレスのチェーン情報を記憶
する第三の制御メモリとを備えることができる。
【００１０】さらに、セル分解制御部は、セルの到着間
隔の揺らぎをセル分解の始めにおいて一定量のセル遅延
を付加して吸収する付加遅延手段を含むことができる。
隔の揺らぎをセル分解の始めにおいて一定量のセル遅延
を付加して吸収する付加遅延手段を含むことができる。
【００１１】
【作用】到着したセルのペイロード部は、バッファメモ
リを論理的に分割したバンク構造のバッファメモリにセ
ル蓄積制御部でバンクごとに格納される。この格納は、
未使用のバンクのアドレスを未使用のバンクのアドレス
のキューを管理する制御キューから取り出して行う。そ
してＶＣごとにそのセルの先頭セルを格納したバンクの
アドレスと、最後尾のセルを格納したバンクのアドレス
とをそれぞれ第一の制御メモリと第二の制御メモリに格
納する。また先頭セルのアドレスから最後尾セルのアド
レスまでをチェインするチェイン情報を第三の制御メモ
リに格納する。
リを論理的に分割したバンク構造のバッファメモリにセ
ル蓄積制御部でバンクごとに格納される。この格納は、
未使用のバンクのアドレスを未使用のバンクのアドレス
のキューを管理する制御キューから取り出して行う。そ
してＶＣごとにそのセルの先頭セルを格納したバンクの
アドレスと、最後尾のセルを格納したバンクのアドレス
とをそれぞれ第一の制御メモリと第二の制御メモリに格
納する。また先頭セルのアドレスから最後尾セルのアド
レスまでをチェインするチェイン情報を第三の制御メモ
リに格納する。
【００１２】セル分解制御部では、このようにしてバッ
ファメモリに格納されたセルについて、まず第一の制御
メモリのアドレスを読み出してそのアドレスで指定され
るバンクのペイロード部を読み出し、順次、最後尾セル
まで、第三の制御メモリの当該ＶＣのセルのチェイン情
報を参照してペイロード部を読み出して、時分割多重ハ
イウエイのクロックとフレームパルスに同期させて出力
する。合わせてペイロード部を読み出したバンクは未使
用バンクとして制御キューの最後尾に書き込む。なお、
セル分解制御部では、第一の制御メモリのアドレスを読
み出すときに、付加遅延情報の判定を行い、セルの到着
間隔の揺らぎを吸収するために一定量のセル遅延を付加
する。
ファメモリに格納されたセルについて、まず第一の制御
メモリのアドレスを読み出してそのアドレスで指定され
るバンクのペイロード部を読み出し、順次、最後尾セル
まで、第三の制御メモリの当該ＶＣのセルのチェイン情
報を参照してペイロード部を読み出して、時分割多重ハ
イウエイのクロックとフレームパルスに同期させて出力
する。合わせてペイロード部を読み出したバンクは未使
用バンクとして制御キューの最後尾に書き込む。なお、
セル分解制御部では、第一の制御メモリのアドレスを読
み出すときに、付加遅延情報の判定を行い、セルの到着
間隔の揺らぎを吸収するために一定量のセル遅延を付加
する。
【００１３】
【実施例】以下図面を参照して本発明実施例を説明す
る。
る。
【００１４】図１は本発明一実施例のＡＴＭセル分解多
重処理装置の構成を示す図である。本実施例は、ＡＴＭ
セルを時分割多重データに変換するセル分解多重処理装
置において、本発明の特徴として、セルのペイロード部
が格納される複数のバンクから構成されたバッファメモ
リ１２と、到着したセルのペイロード部を未使用のバン
クに格納し、当該バンクのアドレスを出力するセル蓄積
制御部１と、バーチャルチャネルごとに前記アドレスを
保持する制御メモリ１３、１４、１５と、時分割多重ハ
イウエイのフレームパルスとクロックとに基づいて上位
装置が指定するバーチャルチャネルごとに前記制御メモ
リ内の前記アドレスを読み込み、当該アドレスが示すバ
ンクから時分割多重ハイウエイのデータ単位のデータを
読み出して時分割多重データとして出力するとともに当
該バンクを未使用バンクとするセル分解制御部２とを備
えている。
重処理装置の構成を示す図である。本実施例は、ＡＴＭ
セルを時分割多重データに変換するセル分解多重処理装
置において、本発明の特徴として、セルのペイロード部
が格納される複数のバンクから構成されたバッファメモ
リ１２と、到着したセルのペイロード部を未使用のバン
クに格納し、当該バンクのアドレスを出力するセル蓄積
制御部１と、バーチャルチャネルごとに前記アドレスを
保持する制御メモリ１３、１４、１５と、時分割多重ハ
イウエイのフレームパルスとクロックとに基づいて上位
装置が指定するバーチャルチャネルごとに前記制御メモ
リ内の前記アドレスを読み込み、当該アドレスが示すバ
ンクから時分割多重ハイウエイのデータ単位のデータを
読み出して時分割多重データとして出力するとともに当
該バンクを未使用バンクとするセル分解制御部２とを備
えている。
【００１５】さらに本実施例のセル分解多重処理装置の
構成について詳細に説明する。
構成について詳細に説明する。
【００１６】ＡＴＭセルハイウエイ５上のセルは、第１
のクロック乗り換え手段６、ヘッダ論理チャネル変換手
段７を介してセル蓄積制御部１に入力される。また、セ
ルが分解された時分割多重データが出力される時分割多
重データハイウエイのクロックとフレームパルス８は出
力論理チャネル変換手段９を介してセル分解制御部２に
入力される。セル分解制御部２で分解して作成された時
分割多重データは第２のクロック乗り換え手段１０を介
して時分割多重ハイウエイの固定ビットレートデータ１
１として出力される。
のクロック乗り換え手段６、ヘッダ論理チャネル変換手
段７を介してセル蓄積制御部１に入力される。また、セ
ルが分解された時分割多重データが出力される時分割多
重データハイウエイのクロックとフレームパルス８は出
力論理チャネル変換手段９を介してセル分解制御部２に
入力される。セル分解制御部２で分解して作成された時
分割多重データは第２のクロック乗り換え手段１０を介
して時分割多重ハイウエイの固定ビットレートデータ１
１として出力される。
【００１７】また、本実施例装置はシーケンス制御部
４、バッファメモリ１２、第１の制御メモリ１３、第２
の制御メモリ１４、第３の制御メモリ１５、制御キュー
１６を備え、またメモリ制御部３はセル蓄積制御部１お
よびセル分解制御部２と相互に接続され、上記メモリの
制御を行う。
４、バッファメモリ１２、第１の制御メモリ１３、第２
の制御メモリ１４、第３の制御メモリ１５、制御キュー
１６を備え、またメモリ制御部３はセル蓄積制御部１お
よびセル分解制御部２と相互に接続され、上記メモリの
制御を行う。
【００１８】セル蓄積制御部１は、ヘッダ論理チャネル
変換手段７の出力が入力されるバッファメモリアドレス
読み込み制御部１０１、ペイロード書き込み制御部１０
２、シーケンス番号チェック手段１０３、バッファメモ
リアドレス書き込み制御部１０４を備える。さらに、セ
ル分解制御部２は、出力論理チャネル変換手段９の出力
が入力されるバッファメモリアドレス読み込み制御部２
０１、このバッファメモリアドレス読み込み制御部２０
１の出力が入力されるペイロード読み込み制御部２０
２、ペイロード読み込み制御部２０２の読み込み動作終
了出力が入力される送信完了バンク書き込み制御部２０
３、アイドルデータ送信制御部２０４、ペイロード読み
込み制御部２０２の読み出したペイロード部とアイドル
データ送信制御部２０４の出力とが入力される多重デー
タ出力選択部２０５を備える。
変換手段７の出力が入力されるバッファメモリアドレス
読み込み制御部１０１、ペイロード書き込み制御部１０
２、シーケンス番号チェック手段１０３、バッファメモ
リアドレス書き込み制御部１０４を備える。さらに、セ
ル分解制御部２は、出力論理チャネル変換手段９の出力
が入力されるバッファメモリアドレス読み込み制御部２
０１、このバッファメモリアドレス読み込み制御部２０
１の出力が入力されるペイロード読み込み制御部２０
２、ペイロード読み込み制御部２０２の読み込み動作終
了出力が入力される送信完了バンク書き込み制御部２０
３、アイドルデータ送信制御部２０４、ペイロード読み
込み制御部２０２の読み出したペイロード部とアイドル
データ送信制御部２０４の出力とが入力される多重デー
タ出力選択部２０５を備える。
【００１９】各部についてさらに説明する。
【００２０】バッファメモリ１２は、受信したセルをバ
ンクと呼ばれる一定量の大きさに論理的に分割された領
域に蓄積する構成である。
ンクと呼ばれる一定量の大きさに論理的に分割された領
域に蓄積する構成である。
【００２１】第１の制御メモリ１３は、受信したセルの
ＶＣに対応する上位制御系から指定された論理チャネル
をアドレスとし、バッファメモリ１２内に蓄積されてい
る論理チャネルに該当する受信セル中最も到着時間が早
いセル（以下トップセルという）を蓄積しているバンク
のバッファメモリアドレスをデータとして記憶する。第
２の制御メモリ１４は、論理チャネルをアドレスとして
バッファメモリ１２内に蓄積されている論理チャネルに
該当する受信セル中最も到着時間が遅いセル（以下ラス
トセルという）を蓄積しているバンクのバッファメモリ
アドレスをデータとして記憶する。第３の制御メモリ１
５は、第１の制御メモリ１３が示すバッファメモリアド
レスをアドレスとして、トップセルの次に受信されたセ
ル（以下セカンドセルという）が蓄積されているバンク
を示すバッファメモリアドレスをデータとし、さらにそ
のバッファメモリアドレスがセカンドセルの次に受信し
たセルのバンクを示すというようなチェイン構造を第２
の制御メモリ１４が示すラストセルの蓄積されているバ
ンクのバッファメモリアドレスまで続け、受信したセル
の時間関係情報を保持し蓄積する。
ＶＣに対応する上位制御系から指定された論理チャネル
をアドレスとし、バッファメモリ１２内に蓄積されてい
る論理チャネルに該当する受信セル中最も到着時間が早
いセル（以下トップセルという）を蓄積しているバンク
のバッファメモリアドレスをデータとして記憶する。第
２の制御メモリ１４は、論理チャネルをアドレスとして
バッファメモリ１２内に蓄積されている論理チャネルに
該当する受信セル中最も到着時間が遅いセル（以下ラス
トセルという）を蓄積しているバンクのバッファメモリ
アドレスをデータとして記憶する。第３の制御メモリ１
５は、第１の制御メモリ１３が示すバッファメモリアド
レスをアドレスとして、トップセルの次に受信されたセ
ル（以下セカンドセルという）が蓄積されているバンク
を示すバッファメモリアドレスをデータとし、さらにそ
のバッファメモリアドレスがセカンドセルの次に受信し
たセルのバンクを示すというようなチェイン構造を第２
の制御メモリ１４が示すラストセルの蓄積されているバ
ンクのバッファメモリアドレスまで続け、受信したセル
の時間関係情報を保持し蓄積する。
【００２２】制御キュー１６は、受信セルの蓄積に使用
されていないバンクのバッファメモリアドレスをデータ
としてキュー形式で蓄積を行う。また符号１７は上位制
御系を示し、セルのＶＣに対する論理チャネルあるいは
タイムスロットに対する論理チャネルを指示するもので
ある。
されていないバンクのバッファメモリアドレスをデータ
としてキュー形式で蓄積を行う。また符号１７は上位制
御系を示し、セルのＶＣに対する論理チャネルあるいは
タイムスロットに対する論理チャネルを指示するもので
ある。
【００２３】メモリ制御部３は、バッファメモリ１２、
第１の制御メモリ１３、第２の制御メモリ１４、第３の
制御メモリ１５、制御キュー１６のデータの書き込みお
よび読み込みを制御する。
第１の制御メモリ１３、第２の制御メモリ１４、第３の
制御メモリ１５、制御キュー１６のデータの書き込みお
よび読み込みを制御する。
【００２４】第１のクロック乗り換え手段６は、ＡＴＭ
セルハイウエイ５で到着するセルをＡＴＭ側のクロック
から本装置の内部クロックに乗り換えるものである。ま
たヘッダ論理チャネル変換手段７は、第１のクロック乗
り換え手段６でクロックの乗り換えを行ったセルのヘッ
ダから、上位制御系１７が指定した論理チャネルに変換
してセルのペイロードデータと同期して出力する。
セルハイウエイ５で到着するセルをＡＴＭ側のクロック
から本装置の内部クロックに乗り換えるものである。ま
たヘッダ論理チャネル変換手段７は、第１のクロック乗
り換え手段６でクロックの乗り換えを行ったセルのヘッ
ダから、上位制御系１７が指定した論理チャネルに変換
してセルのペイロードデータと同期して出力する。
【００２５】また、出力論理チャネル変換手段９は、入
力される時分割多重データハイウエイのクロックとフレ
ームパルス８に基づいて時分割多重データを出力するた
めに分解を行うセルの論理チャネルに変換を行う。第２
のクロック乗り換え手段１０は、時分割多重データを時
分割多重データハイウエイの固定ビットレートデータ１
１として出力する際に内部クロックから時分割多重デー
タハイウエイのクロックに乗り換えさせるものである。
力される時分割多重データハイウエイのクロックとフレ
ームパルス８に基づいて時分割多重データを出力するた
めに分解を行うセルの論理チャネルに変換を行う。第２
のクロック乗り換え手段１０は、時分割多重データを時
分割多重データハイウエイの固定ビットレートデータ１
１として出力する際に内部クロックから時分割多重デー
タハイウエイのクロックに乗り換えさせるものである。
【００２６】セル蓄積制御部１は、ヘッダ論理チャネル
変換手段７の出力を入力として、セル受信毎にセルのペ
イロードデータをバッファメモリ１２上にバンク単位で
書き込み、論理チャネルごとに第１の制御メモリ１３、
第２の制御メモリ１４および第３の制御メモリ１５上に
バンクのチェイン構造を作り、セルの蓄積を行う。
変換手段７の出力を入力として、セル受信毎にセルのペ
イロードデータをバッファメモリ１２上にバンク単位で
書き込み、論理チャネルごとに第１の制御メモリ１３、
第２の制御メモリ１４および第３の制御メモリ１５上に
バンクのチェイン構造を作り、セルの蓄積を行う。
【００２７】セル分解制御部２は、出力論理チャネル変
換手段９からの出力論理チャネル指示により、バッファ
メモリ１２上に形成された該当する論理チャネルのバン
クのチェイン構造のトップセルのペイロードを分解して
時分割多重データとして第２のクロック乗り換え手段１
０に出力し、また分解するセルがない場合にはアイドル
データの出力を行う。
換手段９からの出力論理チャネル指示により、バッファ
メモリ１２上に形成された該当する論理チャネルのバン
クのチェイン構造のトップセルのペイロードを分解して
時分割多重データとして第２のクロック乗り換え手段１
０に出力し、また分解するセルがない場合にはアイドル
データの出力を行う。
【００２８】シーケンス制御部４は、セル蓄積制御部１
とセル分解制御部２からのバッファメモリ１２、第１の
制御メモリ１３、第２の制御メモリ１４、第３の制御メ
モリ１５および制御キュー１６に対するデータの書き込
みおよび読み込みの競合制御を行う。
とセル分解制御部２からのバッファメモリ１２、第１の
制御メモリ１３、第２の制御メモリ１４、第３の制御メ
モリ１５および制御キュー１６に対するデータの書き込
みおよび読み込みの競合制御を行う。
【００２９】次に本実施例装置の動作を説明する。
【００３０】まず、セル蓄積制御部１の動作を図２およ
び図４を参照して説明する。図２はセル蓄積制御部１の
処理の流れを説明するフローチャート、図４はセルの構
造を示す図である。
び図４を参照して説明する。図２はセル蓄積制御部１の
処理の流れを説明するフローチャート、図４はセルの構
造を示す図である。
【００３１】まず、図４に示したセルの１〜４オクテッ
トがヘッダで、ヘッダ論理チャネル変換手段７によりこ
の部分が論理チャネルに変換される。５オクテットがエ
ラーチェックに使用される。６オクテットがシーケンス
番号と呼ばれセルのシーケンス制御に使用される。７〜
５３オクテットがペイロードと呼ばれるデータであり、
この部分が時分割多重ハイウエイに固定ビットレートデ
ータとして出力される。
トがヘッダで、ヘッダ論理チャネル変換手段７によりこ
の部分が論理チャネルに変換される。５オクテットがエ
ラーチェックに使用される。６オクテットがシーケンス
番号と呼ばれセルのシーケンス制御に使用される。７〜
５３オクテットがペイロードと呼ばれるデータであり、
この部分が時分割多重ハイウエイに固定ビットレートデ
ータとして出力される。
【００３２】図２に示すフローチャートのように、ヘッ
ダチャネル論理変換手段７の出力である論理チャネルと
ペイロードデータが入力されると、制御キュー１６より
未使用のバンクを示すバッファメモリアドレスを読み込
む。次に第３の制御メモリ１５上に形成されたチェイン
構造の更新を行う。その場合、その論理チャネルにおい
て始めて受信したセルである場合は、トップセルを示す
第１の制御メモリ１３についてもバッファメモリアドレ
スの書き込みを行う。またラストセルを示す第２の制御
メモリ１４についてもバッファメモリアドレスの書き込
みを行う。この処理はセルが到着する度に行われるがア
イドルセルが到着した場合には行われない。
ダチャネル論理変換手段７の出力である論理チャネルと
ペイロードデータが入力されると、制御キュー１６より
未使用のバンクを示すバッファメモリアドレスを読み込
む。次に第３の制御メモリ１５上に形成されたチェイン
構造の更新を行う。その場合、その論理チャネルにおい
て始めて受信したセルである場合は、トップセルを示す
第１の制御メモリ１３についてもバッファメモリアドレ
スの書き込みを行う。またラストセルを示す第２の制御
メモリ１４についてもバッファメモリアドレスの書き込
みを行う。この処理はセルが到着する度に行われるがア
イドルセルが到着した場合には行われない。
【００３３】図６に第１の制御メモリ１３ないし第３の
制御メモリ１５に構築されたアドレスのチェイン構成の
一例を示してさらにこの動作を説明する。
制御メモリ１５に構築されたアドレスのチェイン構成の
一例を示してさらにこの動作を説明する。
【００３４】この例では、処理ＶＣ数は４、ＶＣ１は論
理チャネル２で４セル、ＶＣ２は論理チャネル１で１セ
ル、ＶＣ３は論理チャネル０で２セル、ＶＣ４は論理チ
ャネル１０で０セルがそれぞれ蓄積されている。
理チャネル２で４セル、ＶＣ２は論理チャネル１で１セ
ル、ＶＣ３は論理チャネル０で２セル、ＶＣ４は論理チ
ャネル１０で０セルがそれぞれ蓄積されている。
【００３５】ＶＣ１は論理チャネルが２であるため、第
１の制御メモリ１３のアドレス「０２」を参照するとト
ップセルのバッファメモリアドレスが判明し、データで
ある「１１」がトップセルのバッファメモリアドレスで
あることが分かる。さらにこの「１１」をアドレスとし
て第３の制御メモリ１５を参照すると、データは「１
２」であり、次のセルが蓄積されているバッファメモリ
アドレスが「１２」であることが分かる。また同じよう
に、「１２」をアドレスとするとデータは「１３」であ
り、「１３」をアドレスとするとデータは「０１」であ
り、これは第２の制御メモリ１４のアドレス「０２」の
データと同じであるため、「０１」がラストセルである
ことが分かる。
１の制御メモリ１３のアドレス「０２」を参照するとト
ップセルのバッファメモリアドレスが判明し、データで
ある「１１」がトップセルのバッファメモリアドレスで
あることが分かる。さらにこの「１１」をアドレスとし
て第３の制御メモリ１５を参照すると、データは「１
２」であり、次のセルが蓄積されているバッファメモリ
アドレスが「１２」であることが分かる。また同じよう
に、「１２」をアドレスとするとデータは「１３」であ
り、「１３」をアドレスとするとデータは「０１」であ
り、これは第２の制御メモリ１４のアドレス「０２」の
データと同じであるため、「０１」がラストセルである
ことが分かる。
【００３６】また同様に、ＶＣ２は論理チャネル１であ
るため、第１の制御メモリ１３のアドレス「０１」を参
照してデータが「１４」であり、これは第２の制御メモ
リ１４のデータが「１４」であるため、トップセルとラ
ストセルが同一であることが分かる。ＶＣ３は論理チャ
ネル０であるため、第１の制御メモリ１３のアドレス
「００」を参照してデータが「０４」、第３の制御メモ
リ１５のアドレス「０４」のデータが「０８」で、これ
は第２の制御メモリ１４のデータが「０８」であるため
セカンドセルとラストセルが同一であることがわかる。
さらにＶＣ４は第１の制御メモリ１３と第２の制御メモ
リ１４共にそのデータが「−１」であるためバンクが使
用されていないことがわかる。
るため、第１の制御メモリ１３のアドレス「０１」を参
照してデータが「１４」であり、これは第２の制御メモ
リ１４のデータが「１４」であるため、トップセルとラ
ストセルが同一であることが分かる。ＶＣ３は論理チャ
ネル０であるため、第１の制御メモリ１３のアドレス
「００」を参照してデータが「０４」、第３の制御メモ
リ１５のアドレス「０４」のデータが「０８」で、これ
は第２の制御メモリ１４のデータが「０８」であるため
セカンドセルとラストセルが同一であることがわかる。
さらにＶＣ４は第１の制御メモリ１３と第２の制御メモ
リ１４共にそのデータが「−１」であるためバンクが使
用されていないことがわかる。
【００３７】ここで、ＶＣ４のセルが到着した場合の動
作をチェイン構成を説明する図７を参照して説明する。
セルが到着すると、制御キュー１６から未使用のバッフ
ァメモリアドレスが読み込まれる。ここではバッファメ
モリアドレスを「０６」とする。このバッファメモリア
ドレスに対してペイロードデータの書き込みが行われ
る。次に、第２の制御メモリ１４の更新が行われるが、
データが「−１」であることからトップセルであること
がわかる。したがって、第１の制御メモリ１３にも書き
込みが行われる。つまり、第１の制御メモリ１３、第２
の制御メモリ１４ともそのアドレス「１０」のデータは
「０６」となる。さらにＶＣ４のセルが到着すると、未
使用バンクのバッファメモリアドレスが「０７」とする
と、第２の制御メモリ１４のデータは「０７」となり、
第３の制御メモリ１５のアドレス「０６」のデータは
「０７」となる。第１の制御メモリ１３は変化しない。
作をチェイン構成を説明する図７を参照して説明する。
セルが到着すると、制御キュー１６から未使用のバッフ
ァメモリアドレスが読み込まれる。ここではバッファメ
モリアドレスを「０６」とする。このバッファメモリア
ドレスに対してペイロードデータの書き込みが行われ
る。次に、第２の制御メモリ１４の更新が行われるが、
データが「−１」であることからトップセルであること
がわかる。したがって、第１の制御メモリ１３にも書き
込みが行われる。つまり、第１の制御メモリ１３、第２
の制御メモリ１４ともそのアドレス「１０」のデータは
「０６」となる。さらにＶＣ４のセルが到着すると、未
使用バンクのバッファメモリアドレスが「０７」とする
と、第２の制御メモリ１４のデータは「０７」となり、
第３の制御メモリ１５のアドレス「０６」のデータは
「０７」となる。第１の制御メモリ１３は変化しない。
【００３８】次にセル分解制御部２での分解処理動作を
図３および図５を参照して説明する。図３はセル分解処
理の流れを説明するフローチャート、図５は出力する時
分割多重ハイウエイのフォーマットを示す。
図３および図５を参照して説明する。図３はセル分解処
理の流れを説明するフローチャート、図５は出力する時
分割多重ハイウエイのフォーマットを示す。
【００３９】図５に示すように、フレームパルスのタイ
ムスロットを「０」として、（Ｎ−１）タイムスロット
のタイムスロットから１フレームが構成されている。各
タイムスロットには論理チャネルが割り当てられ、それ
に対応するＶＣが分解され出力される。
ムスロットを「０」として、（Ｎ−１）タイムスロット
のタイムスロットから１フレームが構成されている。各
タイムスロットには論理チャネルが割り当てられ、それ
に対応するＶＣが分解され出力される。
【００４０】図３に基づいてその処理動作を説明する。
【００４１】タイムスロットから論理チャネルが変換さ
れると、その論理チャネルがアドレスとして示す第１の
制御メモリ１３からバッファメモリアドレスが読み込ま
れる。この際、付加遅延情報の判定が行われ、付加遅延
中である場合はアイドルデータを時分割多重ハイウエイ
上に出力し、付加遅延を更新して第１の制御メモリ１３
に書き込まれる。付加遅延が終了している場合は、バッ
ファメモリアドレスと、バンク内のデータ位置を示すバ
ンクオフセットアドレスによってペイロードデータがペ
イロード読み込み制御部２０２へ読み込まれ、読み込ま
れたデータは多重データ出力選択部２０５を介して時分
割多重ハイウエイ上に出力される。その後バンクオフセ
ットアドレスが更新され、バンク内のペイロードデータ
が残っているかが判定される。残っている場合はバッフ
ァメモリアドレスは第１の制御メモリ１３に書き込まれ
る。残っていない場合には、そのバッファメモリアドレ
スは未使用バンクを蓄積する制御キュー１６に書き込ま
れ、セカンドセルのバッファメモリアドレスが第３の制
御メモリ１５から読み込まれ、新たにトップセルとして
第１の制御メモリに書き込まれる。
れると、その論理チャネルがアドレスとして示す第１の
制御メモリ１３からバッファメモリアドレスが読み込ま
れる。この際、付加遅延情報の判定が行われ、付加遅延
中である場合はアイドルデータを時分割多重ハイウエイ
上に出力し、付加遅延を更新して第１の制御メモリ１３
に書き込まれる。付加遅延が終了している場合は、バッ
ファメモリアドレスと、バンク内のデータ位置を示すバ
ンクオフセットアドレスによってペイロードデータがペ
イロード読み込み制御部２０２へ読み込まれ、読み込ま
れたデータは多重データ出力選択部２０５を介して時分
割多重ハイウエイ上に出力される。その後バンクオフセ
ットアドレスが更新され、バンク内のペイロードデータ
が残っているかが判定される。残っている場合はバッフ
ァメモリアドレスは第１の制御メモリ１３に書き込まれ
る。残っていない場合には、そのバッファメモリアドレ
スは未使用バンクを蓄積する制御キュー１６に書き込ま
れ、セカンドセルのバッファメモリアドレスが第３の制
御メモリ１５から読み込まれ、新たにトップセルとして
第１の制御メモリに書き込まれる。
【００４２】このように、バッファメモリをダイナミッ
クに使用してセルを時分割多重ハイウエイの固定ビット
レートデータに分解することで、必要メモリを最小にで
き、また時分割多重ハイウエイに割り当てる固定ビット
レートデータのタイムスロット位置も任意にすることが
できる。
クに使用してセルを時分割多重ハイウエイの固定ビット
レートデータに分解することで、必要メモリを最小にで
き、また時分割多重ハイウエイに割り当てる固定ビット
レートデータのタイムスロット位置も任意にすることが
できる。
【００４３】
【発明の効果】以上説明したように、本発明は、バッフ
ァメモリをダイナミックに使用することにより、バッフ
ァメモリの使用量を最小にしながらチャネル毎の使用可
能なビットレートを任意にした固定ビットレートデータ
へのセル分解が実現できる。
ァメモリをダイナミックに使用することにより、バッフ
ァメモリの使用量を最小にしながらチャネル毎の使用可
能なビットレートを任意にした固定ビットレートデータ
へのセル分解が実現できる。
【図１】本発明一実施例の構成図。
【図２】セル蓄積処理を説明するフローチャート。
【図３】セル分解処理を説明するフローチャート。
【図４】セルのフォーマットを説明する図。
【図５】時分割多重ハイウエイのフォーマットを説明す
る図。
る図。
【図６】バッファメモリ上に構成されたチェイン構造の
一例を説明する図。
一例を説明する図。
【図７】バッファメモリ上に構成されたチェイン構造の
一例を説明する図。
一例を説明する図。
１ セル蓄積制御部 ２ セル分解制御部 ３ メモリ制御部 ４ シーケンス制御部 ５ ＡＴＭセルハイウエイ ６ 第１のクロック乗り換え手段 ７ ヘッダ論理チャネル変換手段 ８ 時分割多重データハイウエイのクロックとフレーム
パルス ９ 出力論理チャネル変換手段 １０ 第２のクロック乗り換え手段 １１ 時分割多重データハイウエイの固定ビットレート
データ １２ バッファメモリ １３ 第１の制御メモリ １４ 第２の制御メモリ １５ 第３の制御メモリ １６ 制御キュー １７ 上位制御系 １０１ バッファメモリアドレス読み込み制御部 １０２ ペイロード書き込み制御部 １０３ シーケンス番号チェック手段 １０４ バッファメモリアドレス書き込み制御部 ２０１ バッファメモリアドレス読み込み制御部 ２０２ ペイロード読み込み制御部 ２０３ 送信完了バンク書き込み制御部 ２０４ アイドルデータ送信制御部 ２０５ 多重データ出力選択部
パルス ９ 出力論理チャネル変換手段 １０ 第２のクロック乗り換え手段 １１ 時分割多重データハイウエイの固定ビットレート
データ １２ バッファメモリ １３ 第１の制御メモリ １４ 第２の制御メモリ １５ 第３の制御メモリ １６ 制御キュー １７ 上位制御系 １０１ バッファメモリアドレス読み込み制御部 １０２ ペイロード書き込み制御部 １０３ シーケンス番号チェック手段 １０４ バッファメモリアドレス書き込み制御部 ２０１ バッファメモリアドレス読み込み制御部 ２０２ ペイロード読み込み制御部 ２０３ 送信完了バンク書き込み制御部 ２０４ アイドルデータ送信制御部 ２０５ 多重データ出力選択部
Claims (4)
- 【請求項１】 ＡＴＭセルを時分割多重データに変換す
るセル分解多重処理装置において、 セルのペイロード部が格納される複数のバンクから構成
されたバッファメモリと、 到着したセルのペイロード部を未使用のバンクに格納
し、当該バンクのアドレスを出力するセル蓄積制御部
と、 バーチャルチャネルごとに前記アドレスを保持する制御
メモリと、 時分割多重ハイウエイのフレームパルスとクロックとに
基づいて上位装置が指定するバーチャルチャネルごとに
前記制御メモリ内の前記アドレスを読み込み、当該アド
レスが示すバンクから時分割多重ハイウエイのデータ単
位のデータを読み出して時分割多重データとして出力す
るとともに当該バンクを未使用バンクとするセル分解制
御部と を備え、 このセル分解制御部は、セルの到着間隔の揺らぎをセル
分解の始めにおいて一定量のセル遅延を付加して吸収す
る付加遅延手段を含む ことを特徴とするセル分解多重処
理装置。 - 【請求項２】 未使用のバンクのアドレスをキュー形式
で蓄積する手段を備え、 セル蓄積制御部は、セルが到着した際に、キューの先頭
からバンクのアドレスを読み込んでセルのペイロード部
を格納する手段を含み、 セル分解制御部は、ペイロード部の出力が完了したバン
クのアドレスを前記キューの最後尾に書き込む手段を含
む請求項１記載のセル分解多重処理装置。 - 【請求項３】 制御メモリは、バーチャルチャネルごと
に先頭セルの格納されたバンクのアドレスを記憶する第
一の制御メモリと、最後尾セルの格納されたバンクのア
ドレスを記憶する第二の制御メモリと、バーチャルチャ
ネルごとのバンクのアドレスのチェーン情報を記憶する
第三の制御メモリとを備えた請求項１または２記載のセ
ル分解多重処理装置。 - 【請求項４】 ＡＴＭセルを時分割多重データに変換す
るセル分解多重処理装置において、 セルのペイロード部が格納される複数のバンクから構成
されたバッファメモリと、 到着したセルのペイロード部を未使用のバンクに格納
し、当該バンクのアドレスを出力するセル蓄積制御部
と、 バーチャルチャネルごとに前記アドレスを保持する制御
メモリと、 時分割多重ハイウエイのフレームパルスとクロックとに
基づいて上位装置が指定するバーチャルチャネルごとに
前記制御メモリ内の前記アドレスを読み込み、当該アド
レスが示すバンクから時分割多重ハイウエイのデータ単
位のデータを読み出して時分割多重データとして出力す
るとともに当該バンクを未使用バンクとするセル分解制
御部と、 未使用のバンクのアドレスをキュー形式で蓄積する手段
と を備え、 前記セル蓄積制御部は、セルが到着した際に、キューの
先頭からバンクのアドレスを読み込んでセルのペイロー
ド部を格納する手段を含み、 前記セル分解制御部は、ペイロード部の出力が完了した
バンクのアドレスを前記キューの最後尾に書き込む手段
を含み、 前記制御メモリは、バーチャルチャネルごとに先頭セル
の格納されたバンクのアドレスを記憶する第一の制御メ
モリと、最後尾セルの格納されたバンクのアドレスを記
憶する第二の制御メモリと、バーチャルチャネルごとの
バンクのアドレスのチェーン情報を記憶する第三の制御
メモリとを備えた ことを特徴とする セル分解多重処理装
置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1358793A JPH07107992B2 (ja) | 1993-01-29 | 1993-01-29 | セル分解多重処理装置 |
| US08/187,047 US5412655A (en) | 1993-01-29 | 1994-01-27 | Multiprocessing system for assembly/disassembly of asynchronous transfer mode cells |
| DE69434705T DE69434705T2 (de) | 1993-01-29 | 1994-01-28 | Multiprozessorsystem und Verfahren zur Zusammensetzung von ATM Zellen |
| DE69427603T DE69427603T2 (de) | 1993-01-29 | 1994-01-28 | Mehrprozessorverfahren zur Zerlegung von ATM Paketen |
| EP94300670A EP0614324B1 (en) | 1993-01-29 | 1994-01-28 | Multiprocessing system for assembly/disassembly of asynchronous transfer mode cells |
| CA002114457A CA2114457C (en) | 1993-01-29 | 1994-01-28 | Multiprocessing system for assembly/disassembly of asynchronous transfer mode cells |
| EP99109614A EP0942621B1 (en) | 1993-01-29 | 1994-01-28 | Multiprocessing system and method for assembly of asynchronous transfer mode cells |
| AU54808/94A AU667250B2 (en) | 1993-01-29 | 1994-01-31 | Multiprocessing system for assembly/disassembly of asynchronous transfer mode cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1358793A JPH07107992B2 (ja) | 1993-01-29 | 1993-01-29 | セル分解多重処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232893A JPH06232893A (ja) | 1994-08-19 |
| JPH07107992B2 true JPH07107992B2 (ja) | 1995-11-15 |
Family
ID=11837326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1358793A Expired - Fee Related JPH07107992B2 (ja) | 1993-01-29 | 1993-01-29 | セル分解多重処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107992B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2863243B2 (ja) * | 1990-02-06 | 1999-03-03 | 沖電気工業株式会社 | セル組立装置 |
| JP2905883B2 (ja) * | 1990-10-22 | 1999-06-14 | 日本電信電話株式会社 | Ａｔｍ―ｓｔｍ変換装置 |
-
1993
- 1993-01-29 JP JP1358793A patent/JPH07107992B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232893A (ja) | 1994-08-19 |
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