JPH07111691B2 - プロセッサ・キャッシュ・マクロのためのオンチップ・メモリ・マップ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ・プロセッ
サ・アーキテクチャに関し、特に、オンチップ・キャッ
シュ・マクロを使用するコンピュータ・プロセッサ・ア
ーキテクチャに関する。

【０００２】

【従来の技術】今日のコンピュータ設計は、しばしばキ
ャッシュ・メモリを介してＣＰＵとインタフェースを行
う大容量の主メモリ・アドレス・ベースを有する。キャ
ッシュを使用する種々の方法に関する説明が公開されて
いる。例えば、米国特許第４９５３０７３号、同第４４
８５４５７号及び同第４９１２６３０号などが参照され
る。キャッシュ・メモリ・アーキテクチャは４つの基本
構成ブロック或いはモジュールにより構成される。すな
わち、それらはアドレス生成ユニット（全ＣＰＵを構成
する）生成されるアドレスをキャッシュ可能或いはキャ
ッシュ不能として伝えるメモリ管理ユニット（ＭＭ
Ｕ）、最近使用されたキャッシュ可能情報を記憶するキ
ャッシュ・メモリ及びタグ・メモリ、及びヒット或いは
ミスが発生したかを決定するタグ比較論理である。旧ア
ーキテクチャでは、これらモジュールの全ては別々に個
々のチップ或いは別々の基板上に配置された。しかし最
近では、ほとんどのメモリ管理ユニットが、典型的には
コンピュータ処理チップ内に集積されている。キャッシ
ュ性の定義は従来よりＭＭＵに割り当てられ、キャッシ
ュ・メモリへのメモリ・データの読み出し、或いはＲＯ
Ｍ空間のキャッシュ化コピーに対するデータの書き込み
を防止する。

【０００３】従来、プロセッサは好適にはメモリ転送サ
イクルの終了以前に、生成されるアドレスをメモリ管理
ユニット（ハード・ワイヤード化される）に送信し、任
意の領域がキャッシュ可能かどうかを決定する。この機
能のダイナミックな性質により、これはシステム及びプ
ロセッサ設計においてクリティカル・パスとなる。オフ
チップ・キャッシュが使用可能なアプローチに関する別
の欠点としては、要求されるシステム・ハードウェアの
オーバヘッドがある。システムはチップ外にデコード論
理を有し、プロセッサにより生成されるアドレスをデコ
ードし、識別されるアドレス領域がキャッシュ可能かど
うかを決定し、キャッシュ可能信号をプロセッサに戻
す。更に、主メモリ構成を領域のキャッシュ性が変更で
きるように再定義することが望まれる場合、生成される
アドレスを別途識別するために、使用されるＭＭＵシス
テム・ハードウェアを変更することは困難である。一
方、アドレスが入出力ポートの書込みによりダイナミッ
クに変更可能な場合、オペレーティング・システム・ソ
フトウェアの作成者は、この機能に関する実際のシステ
ムに精通している必要がある。もしシステムが製品群の
間で一貫していない場合には、オペレーティング・シス
テム・コードの作成者は各システムに対し、特定のコー
ドを保持しなければならない。各システムの初期化に際
し、この機能に関する特定のデバッギングが必要とな
る。

【０００４】

【発明が解決しようとする課題】外部キャッシュを使用
可能とする実施例に関する上述の問題を指摘し、本発明
ではプロセッサ・チップ内部すなわちオンチップ上でキ
ャッシュを使用可能とする機能を達成する。

【０００５】

【課題を解決するための手段】要するに、本発明は新た
な単一チップによるコンピュータ・プロセッサ・アーキ
テクチャを構成し、そこではオンチップ・キャッシュ・
マクロ及びオンチップ・メモリ・マップを使用する。単
一チップ処理システムはオフチップ・メモリ手段に結合
され、これは好適には複数のセグメントに分割される。
単一チップ・システムはオフチップ・メモリ手段に結合
されるプロセッサ回路を含み、生成されるアドレス信号
を介してオフチップ・メモリ手段と通信する。キャッシ
ュ・メモリはプロセッサ回路と関係し、メモリ・マップ
が提供される。このメモリ・マップはオフチップ・メモ
リ手段のどのセグメントがキャッシュ可能であり、また
どのセグメントがキャッシュ不能であるかを示す指標を
含む。メモリ・マップ参照手段は、生成されるアドレス
信号がキャッシュ可能或いはキャッシュ不能のどちらの
オフチップ・メモリ・セグメントに対応するかを決定す
る。拡張として、メモリ・マップは好適には、読出し専
用のオフチップ・メモリ手段のセグメント及び読出し／
書込み可能なオフチップ・メモリ手段のセグメントを示
す指標を含むように構成される。回路の詳細については
後で説明し、また特許請求の範囲で規定される。例え
ば、少なくとも１個の制御レジスタがオフチップ・メモ
リ手段をマップするために使用される。

【０００６】

【０００７】本発明の回路或いは方法はメモリのどの領
域がキャッシュされ、またメモリのどの領域が読出し／
書込み可能かを示す指標を含むオンチップ・メモリ・マ
ップを作成することを特徴とし、それによりチップ外の
特殊なハードウェア処理の必要性を除去する。オンチッ
プ・メモリ・マップは制御レジスタを含み、これはソフ
トウェア制御により容易に再構成され、例えば外部メモ
リのキャッシュ可能領域が変更される。本発明はオンボ
ード・キャッシュ・マクロを有する任意のプロセッサに
対して適応可能である。オンチップ上において全ての処
理が行われるため、領域がキャッシュ可能或いはキャッ
シュ不能かの決定は、プロセッサ設計におけるクリティ
カル・パスではない。更に、キャッシュ性を決定するオ
ペレーションはオンチップ上で達成されるため、プロセ
ッサはオンボード・キャッシュを欠く従来のプロセッサ
とピン互換である。

【０００８】本発明のこれらの及び他の目的、利点及び
特徴は、後述される本発明の特定の実施例により、より
理解される。

【０００９】

【実施例】図１を参照すると、単一チップ・プロセッサ
・システム１０はオンチップ・キャッシュ・マクロ１２
を有し、オフチップ主メモリ１４のどの領域がマクロの
キャッシュ・メモリ１２に書込み可能か（すなわちキャ
ッシュ可能か）を定義する必要がある。この定義は外部
メモリ・データをキャッシュ・メモリに読み出すことを
防止するために必要である。外部メモリはランダム・ア
クセス・メモリ（ＲＡＭ）空間では構成されず、すなわ
ち読出し専用メモリ（ＲＯＭ）空間の可能性がある。従
来はメモリ管理ユニット（ＭＭＵ）１６（破線で示され
る）はプロセッサ・チップ１０に対しオフチップであ
り、プロセッサ回路１１に対し主メモリ１４のキャッシ
ュ可能領域を定義するために提供される。これは典型的
にはダイナミック・プロセスであり、プロセッサ回路１
１はバス１７上にメモリ・アドレスを送出してＭＭＵ１
６に転送し、ＭＭＵ１６は次に内部論理ハードウェアを
通じて、識別されるアドレス領域がキャッシュ可能かど
うかを定義し、ライン１９を介して回路１１に信号を戻
す。好適には、信号はメモリ転送サイクルの終了以前に
ライン１９上に戻される。多くのアプリケーションで
は、ＭＭＵ１６は回路１１に各生成されるアドレスに対
し、読出し専用或いは読出し／書込み信号を提供する。
そのダイナミックなオフチップの性質により、このアド
レスのデコード機能はしばしば全体的なシステム・プロ
セッサ設計におけるクリティカル・パスとなる。

【００１０】本発明によれば、オフチップ・キャッシュ
の使用によるデコードに特有の問題が、マイクロプロセ
ッサ・チップ・アーキテクチャにおけるオンチップ・キ
ャッシュの使用及び読出し／書込み制御論理の提供によ
り取り除かれる。重要な点の１つとして、本説明におい
ては、モデル固有レジスタ（ＭＳＲ）と称されるオンチ
ップ制御レジスタが使用される。この新たなレジスタは
バス２１を介してプロセッサ回路１１に、またバス２３
を介してキャッシュ・マクロ１２に結合される。レジス
タ２０については後に詳しく述べられるが、オフチップ
主メモリ１４の各領域の容量及び性質を示すオンチップ
指標を含む。この情報はマイクロプロセッサ・システム
１０内の"メモリ・マップ"を含み、これが全部ではない
にしても、オンチップ・キャッシュを有する同等サイズ
の現存プロセッサにおける従来の大部分の外部ハードウ
ェア及びピン（キャッシュ性及び読出し／書込み）の代
用とされる。

【００１１】主メモリ・アドレスの各参照において、ラ
イン１５を介して行われるマクロ１２へのアクセスより
以前に、回路１１は要求アドレスがキャッシュ可能或い
はキャッシュ不能メモリに含まれるかを判断し、好適に
は読出し／書込み或いは読出し専用メモリに含まれるか
を判断する。メモリ・アドレス要求がキャッシュ不能記
憶ロケーションに対するものであれば、キャッシュ・マ
クロ１２はメモリ要求に参加せず、回路１１はバス１３
を介して直接主メモリ１４と通信する。更に、メモリ・
アドレス要求が読出し専用記憶域に対するものであれ
ば、キャッシュ・メモリは対応するデータのコピーを読
出し専用としてフラグ化する。本発明による静的メモリ
・マップ２０の１実施例を図２に示す。

【００１２】実施例では、典型的な^３８６マイクロプ
ロセッサ・システムを仮定しており、４メガバイトの主
メモリをアクセスし、１メガバイトのアドレス・ライン
より上には読出し専用メモリは存在しない。１メガバイ
トのアドレス・ラインより下では、メモリはキャッシュ
可能或いはキャッシュ不能、及び読出し専用或いは読出
し／書込み可能とフラグ化される。好適には、主メモリ
１４は複数のセグメント１８に分割され（図１）、例え
ば、各々は６４キロ・バイトのメモリで構成される。
（任意のメモリ・セグメント・サイズが選択可能であ
る。セグメント・サイズは好適には、オンチップ制御レ
ジスタを適切なビット数に減少させるように選択され
る。）１メガバイトのアドレス・ラインより上では、メ
モリは読出し／書込み可能と仮定され、ここでも６４キ
ロ・バイトのブロック或いはセグメント単位で、キャッ
シュ可能或いはキャッシュ不能とフラグ化される。レジ
スタ２０は本質的には静的メモリ・マップを定義し、こ
れは主メモリの特定のアドレス・ラインをアクセスする
際に、常にプロセッサ回路により参照される。新たな制
御レジスタすなわちレジスタ２０がシステム１０に加え
られると、現存するマイクロプロセッサ設計との互換性
を保証しない。しかしながら、適切な現存のレジスタの
使用により、これらを後述のように割り当て、機能させ
ることができる。

【００１３】図２の実施例では、レジスタ２０は２個の
３２ビット制御レジスタに分割され、それぞれはＭＳＲ
１００１（３１−０）及びＭＳＲ１００１（６３−３
２）と称される。第１の制御レジスタＭＳＲ１００１
（３１−０）は更に２個の１６ビット・レジスタに分割
される。これらのレジスタの第１は "下位１メガ制御レ
ジスタ" （ＬＭＣＲ）であり、メモリ空間の最初の１メ
ガバイト内のセグメントに対応するキャッシュ可能／キ
ャッシュ不能指標を含む。例えば、ＬＭＣＲにおいてビ
ット（０）がセットされると（すなわち^１^に等し
い）、メモリの最初の６４ｋ領域がキャッシュ可能とし
て参照される。それとは反対にセットされない場合（す
なわち^０^に等しい）、メモリの最初の６４ｋ領域はキ
ャッシュ不能として参照される。またビット（１）がセ
ットされると、６４ｋから１２８ｋまでの領域がキャッ
シュ可能として参照される。ビット（０）及び（１）の
両方がセットされる場合、０から１２８ｋまでのメモリ
領域がキャッシュ可能となる。このようにＬＭＣＲ内の
（０）から（１５）までの各ビットは、０から１メガバ
イトまでのメモリの対応する６４ｋ領域のキャッシュ性
指標を含む。

【００１４】ＭＳＲ１００１（３１−０）の第２の１６
ビット・レジスタは、１６ビットの"下位１メガ読出し
専用レジスタ"（ＬＭＲＯＲ）を含み、これは０から１
メガバイトまでの主メモリ・セグメントが読出し専用か
或いは読出し／書込み可能かを示す指標を含む。主メモ
リ内のセグメント領域は、ＬＭＣＲレジスタ内の対応す
るビットがイネーブルの場合のみ、読出し／書込み可能
と指定される。

【００１５】上述のように、主メモリ１４（図１）は１
メガバイトから始まる相接するブロックによるキャッシ
ュ可能なメモリを含むものとする。１メガバイトより上
のこの相接ブロック以外に関しては、メモリはキャッシ
ュ不能とする。第２の制御レジスタＭＳＲ１００１（６
３−３２）は、１メガバイトより上のこの相接するキャ
ッシュ可能メモリ領域のサイズを定義する指標を含む。
このレジスタは "キャッシュ・メモリ制限レジスタ"
（ＣＭＬＲ）と称され、キャッシュ可能な連続ブロック
内の６４ｋセグメントの数に等しい絶対２進数を含む。
キャッシュ可能メモリ・セグメントのこの相接領域より
上の残りの領域はキャッシュ不能とする。（当業者には
本説明で述べられる発明的技術が、他のアーキテクチャ
構成においても同様に有効であることを理解されよ
う。）

【００１６】制御レジスタＭＳＲ１００１（３１−０）
及びＭＳＲ１００１（６３−３２）に適切な指標をロー
ドするための機能的実施例が図３で示されている。ハー
ド・リセット（"パワー・オン、システム・ブート"３
０）の後、第１の制御レジスタは^０^に初期化され、１
メガバイトより下の全領域（すなわちレジスタＬＭＣＲ
及びＬＭＲＯＲ）をキャッシュ不能及び読出し／書込み
可能としてセットする。第２のレジスタもまた^０^に初
期化され、１メガバイト・アドレス領域より上の全ての
メモリ（すなわちレジスタＣＭＬＲ）をキャッシュ不能
としてセットする。システム・コードは次にこれらのレ
ジスタを、オンボード・キャッシュに対応するキャッシ
ュ可能メモリ領域により更新する。この初期化方法はシ
ステム設計者にキャッシュ可能なメモリ領域を指定さ
せ、これは当業者によりソフトウェア・コードにおいて
容易に実施される。ＩＢＭ ＰＳ／２ プロセッサ・ライ
ンにおいては、システム構成レジスタ（ＰＯＳレジスタ
として知られる）が読み出され、主メモリの容量及び性
質を決定するために使用される。この情報はプロセッサ
・チップ内のシステム・メモリ・マップを作成するため
に使用される。

【００１７】その後、３２の"プロセッサＩＤは？"で示
されるように、ユニットのプロセッサ・チップがメモリ
・マップ・プログラマブルであるかどうかが問われる。
適切なプロセッサの識別情報がシステム・ブート・コー
ドの一部として記憶され、ＲＯＭ内に組み込まれてい
る。例えば、プロセッサが従来のＩｎｔｅｌ^ ３８６或
いは ^４８６チップであるために識別されない場合は、
オンチップ・マッピングは達成されず、メモリ・マップ
処理は３４の"終了"において中止される。プロセッサが
メモリ・マップを受信することが可能であると仮定して
適切に識別されるものとすると（すなわちプロセッサが
必要な制御レジスタを有する）、マッピング処理の次の
ステップ３６ "ＲＯＭデータ領域から所定のＲＡＭ／Ｒ
ＯＭシステム構成をロード" において、所定のＲＡＭ／
ＲＯＭシステム構成がロードされ、その後ステップ３
８"ＭＳＲ１００１（３１−０）レジスタへの書込み"に
おいて、第１の制御レジスタＭＳＲ１００１（３１−
０）に適切なキャッシュ性及び読出し／書込み可能指標
を書き込む。次に、プロセッサはステップ４０ "１メガ
バイト・アドレスより上の使用可能ＲＡＭ空間の決定"
でロードされるシステム構成から、１メガバイト・アド
レス・ラインより上の使用可能なＲＡＭ空間を決定す
る。そしてステップ４２"ＭＳＲ１００１（３９−３
２）レジスタへの書込み"において、この情報を第２の
主制御レジスタに書き込む。モデル特有のレジスタへの
書込みの後、ステップ４４"キャッシュ使用可能"におい
てキャッシュ・マクロが使用可能となり、制御レジスタ
の初期化シーケンスはステップ４６"終了"で終了され
る。

【００１８】１個のレジスタのモニタリング・アプロー
チが図４に示されている。このアプローチでは、比較論
理により特定のアドレスがキャッシュ可能かどうかを決
定する。この例では、ＣＰＵにより２４ビットのアドレ
スが生成されるものとし、この信号の最初の１６ビット
（すなわちビット（０）−（１５））は６４ｋに等し
く、これは本実施例で使用される主メモリのセグメント
或いは領域のサイズに相当する。ビット（１６）−（１
９）は０から１メガバイトまでの主メモリ・セグメント
を識別し、ビット（２０）−（２３）は１メガバイトか
ら１６メガバイトまでの主メモリ・セグメントを識別す
る。（ここで述べられている概念は１６メガバイト以上
を有する主メモリ或いは異なるサイズのセグメントに分
割される主メモリにも容易に拡張可能である。） "ＣＰ
Ｕにより生成されるアドレス（２３−０） "５０におい
てＣＰＵにより生成されるアドレス（２３−０）は、最
初にアドレス・ビット（１９）−（１６）とアドレス・
ビット（２３）−（２０）とに分割され、前者はＬＭＣ
Ｒ論理回路である"ＬＭＣＲ選択論理"５２に供給され、
後者はＣＭＬＲ論理回路である"ＣＭＬＲ選択論理"５４
に供給される。

【００１９】論理５２は下位１メガバイトのメモリ・マ
ップをＬＭＣＲ制御レジスタ５３から受信し、ビット
（１６）から（１９）までの生成アドレスを記憶される
指標と比較し、制御レジスタが対応するセグメントがキ
ャッシュ可能なアドレスであることを示す場合は、セッ
ト・ビット信号を生成する。反対に、対応するアドレス
がキャッシュ不能な場合には、アンセット・ビット信号
（すなわち^０^）を生成する。このオペレーションと同
時に、ＣＭＬＲ選択論理５４がＣＭＬＲ制御レジスタ５
５から指標を受信し、対応するアドレス・ラインが１メ
ガバイトから始まる主メモリのｎ個の相接するセグメン
トのキャッシュ可能メモリ領域内に存在するかどうかを
比較する。もし存在すれば、ビット^１^が出力され、指
定されるアドレス・ラインが１メガバイト以下であれ
ば、論理５４の出力はビット^０^である。

【００２０】論理回路５２及び５４からの出力信号は比
較論理５６に供給され、ここでは最初に"アドレス（２
３−２０）＝０か"５８において、指定されるアドレス
・ラインが１メガバイトより上か下かを判断する。０の
場合には、ＬＭＣＲ選択論理ビットが６０で内部キャッ
シュ制御装置に出力され、 "読出し／書込み制御ビット
の決定" ６４において、ＬＭＲＯＲから対応する読出し
専用或いは読出し／書込み可能信号が同様に出力され
る。反対に、アドレスが１メガバイトより上である場
合、論理回路５４からの出力が選択されて、６２で内部
キャッシュ制御装置に出力される。１メガバイトより上
のアドレスは読出し／書込み可能メモリと仮定したの
で、"読出し／書込み制御ビットの割当て"６６において
同様の処理がされる。

【００２１】上述の説明から、本発明による回路及び対
応する方法は、メモリのどの領域がキャッシュ可能であ
り、またメモリのどの領域が読出し／書込み可能かを示
す指標を含むオンチップ・メモリ・マップを作成するこ
とを特徴とする。オンチップ・メモリ・マップはソフト
ウェアにより容易に再構成される制御レジスタを含み、
例えば外部メモリのキャッシュ可能領域が変更される。
更に、全ての処理がオンチップ上で実施されるため、領
域がキャッシュ可能或いはキャッシュ不能であるかの決
定は、プロセッサ設計においてクリティカル・パスでは
なくなる。

【００２２】本発明はこれまで特定の実施例について述
べられてきたが、当業者においては数多くの変更が達成
されることであろう。従って、全てのこうした変更を網
羅するために、特許請求の範囲において、本発明の精神
及び範中が規定される。

【００２３】

【発明の効果】以上説明したように、本発明によれば、
オンチップ・キャッシュの使用により、プロセッサ設計
におけるクリティカル・パスの除去及びシステム・ハー
ドウェアに関するオーバヘッドの除去が達成できる。

【図面の簡単な説明】

【図１】単一プロセッサ・チップ及びオフチップ主メモ
リ及びメモリ管理ユニットを含むプロセッサ・ユニット
の部分図のブロック図である。

【図２】図１の単一プロセッサ・チップにおける本発明
による制御レジスタの実施例のブロック図である。

【図３】本発明による初期メモリ・マッピング機能の実
施例のフロー図である。

【図４】本発明によるアドレス信号処理の実施例のブロ
ック図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケビン・ウイリアム・マッカレン アメリカ合衆国バーモント州、ジェリコ、 スターバード・ロード 14番地 (72)発明者 セバスチャン・セオドレ・ベントローン アメリカ合衆国バーモント州、ジェリコ、 アップルツリー・レーン １番地 (72)発明者 ダニエル・マシュー・ロンスキー アメリカ合衆国バーモント州、エセック ス・ジャンクション、カントリーサイド・ ドライブ 42番地

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のセグメントを有するオフチップ・メ
   モリ手段に結合される単一チップ・コンピュータ処理シ
   ステムにおいて、 前記単一チップ・システムは、 前記オフチップ・メモリ手段に結合され、生成されるア
   ドレス信号を介して前記オフチップ・メモリ手段と通信
   するプロセッサ回路と、 該プロセッサ回路に関連するキャッシュ・メモリと、 前記オフチップ・メモリ手段のどのセグメントがキャッ
   シュ可能であり、前記オフチップ・メモリ手段のどのセ
   グメントがキャッシュ不能であるかを示す指標を有する
   メモリ・マップと、 前記プロセッサ回路がアドレス信号を生成する時に、対
   応するオフチップ・メモリ手段のセグメントがキャッシ
   ュ可能か、あるいはキャッシュ不能かを判断するために
   前記メモリ・マップを参照する手段とを具備することを
   特徴とするシステム。
2. 【請求項２】前記メモリ・マップはｎビットの制御レジ
   スタを含み、前記ｎビットの各々は前記オフチップ・メ
   モリ手段の特定のセグメントに対応し、前記ｎビットは
   前記オフチップ・メモリ手段のどのセグメントがキャッ
   シュ可能であり、前記オフチップ・メモリ手段のどのセ
   グメントがキャッシュ不能であるかを示す前記指標の少
   なくとも一部を含むことを特徴とする請求項１記載の単
   一チップ・コンピュータ処理システム。
3. 【請求項３】前記メモリ・マップは更に前記オフチップ
   ・メモリ手段のどのセグメントが読出し専用であり、前
   記オフチップ・メモリ手段のどのセグメントが読出し／
   書込み可能であるかを示す指標を含むことを特徴とする
   請求項２記載の単一チップ・コンピュータ処理システ
   ム。