JPH07114466B2 - ビデオ信号フエーデイング回路 - Google Patents
ビデオ信号フエーデイング回路Info
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- JPH07114466B2 JPH07114466B2 JP60085578A JP8557885A JPH07114466B2 JP H07114466 B2 JPH07114466 B2 JP H07114466B2 JP 60085578 A JP60085578 A JP 60085578A JP 8557885 A JP8557885 A JP 8557885A JP H07114466 B2 JPH07114466 B2 JP H07114466B2
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- output
- fading
- video signal
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/2628—Alteration of picture size, shape, position or orientation, e.g. zooming, rotation, rolling, perspective, translation
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- Studio Circuits (AREA)
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- Image Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】 発明の属する技術分野 本発明はビデオ信号フェーディング回路、すなわち２つ
以上のディジタルビデオ信号を互に組合せる回路に関す
る。
以上のディジタルビデオ信号を互に組合せる回路に関す
る。
従来の技術 例えば、２つのビデオ信号の第１信号には係数αを乗
じ、第２信号には係数（１−α）を乗じ、このときαを
０より１に徐々に変化させてゆき、これら２つの積の信
号を加算することが行われている。
じ、第２信号には係数（１−α）を乗じ、このときαを
０より１に徐々に変化させてゆき、これら２つの積の信
号を加算することが行われている。
ｋビットの第１、２進信号を、ｍビットの第２、２進信
号で乗算すると、積の信号はｋ＋ｍビットとなる。然し
乍ら、フェーディング回路の応用用途において、出力信
号をｋビットのみのものとするときは、積の信号より有
意義性の少ないｍビットを消去する必要がある。この場
合、他の手段を講じることなく単に有意義性の少いビッ
トを切捨てる（トランケート、又はキャンセル）と、画
面に感知しうる障害（artifact）を生ずる。
号で乗算すると、積の信号はｋ＋ｍビットとなる。然し
乍ら、フェーディング回路の応用用途において、出力信
号をｋビットのみのものとするときは、積の信号より有
意義性の少ないｍビットを消去する必要がある。この場
合、他の手段を講じることなく単に有意義性の少いビッ
トを切捨てる（トランケート、又はキャンセル）と、画
面に感知しうる障害（artifact）を生ずる。
発明の目的 本発明はこのような切捨を行っても画像障害の生じない
ようなビデオ信号のフェーディング回路を得ることを目
的とする。
ようなビデオ信号のフェーディング回路を得ることを目
的とする。
すなわち本発明の目的は、ディジタル符号化したビデオ
信号用のフェーディング回路で、増倍回路の出力の切捨
てを行っても、テレビジョン画像への妨害効果を減じる
ようにしたフェーディング回路を得んとするにある。
信号用のフェーディング回路で、増倍回路の出力の切捨
てを行っても、テレビジョン画像への妨害効果を減じる
ようにしたフェーディング回路を得んとするにある。
目的を達成するための発明の構成 本発明では、フェーディング回路の入力１及び12を介し
てｋビットの入力ビデオ信号を供給される増倍回路４及
び15において、これらｋビットの入力ビデオ信号は、ｍ
ビットのフェーディング制御信号が増倍回路４及び15の
他の入力に供給され、増倍される結果、出力は（ｋ＋
ｍ）ビットとなるが、これを（ｋ＋１）ビットで出力す
る。これはｋ＋ｍビット中、ｍ−１個の有意義性の少い
ビットを削除したこととなる。
てｋビットの入力ビデオ信号を供給される増倍回路４及
び15において、これらｋビットの入力ビデオ信号は、ｍ
ビットのフェーディング制御信号が増倍回路４及び15の
他の入力に供給され、増倍される結果、出力は（ｋ＋
ｍ）ビットとなるが、これを（ｋ＋１）ビットで出力す
る。これはｋ＋ｍビット中、ｍ−１個の有意義性の少い
ビットを削除したこととなる。
より詳細に定義すると、本発明のフェーディング回路
は、加算回路の最終加算段内またはその直後において、
ディザー信号を（ｋ＋１）番目の最大有意義ビットに加
算する手段を有し、このディザー信号はランダムにまた
は疑似ランダムに２進値“1"及び“0"となり、さらにｋ
＋１ビット数をｋビット数に切捨てる手段を具なえてな
ることを特徴とする。
は、加算回路の最終加算段内またはその直後において、
ディザー信号を（ｋ＋１）番目の最大有意義ビットに加
算する手段を有し、このディザー信号はランダムにまた
は疑似ランダムに２進値“1"及び“0"となり、さらにｋ
＋１ビット数をｋビット数に切捨てる手段を具なえてな
ることを特徴とする。
ディザー信号を加算することによって、フェーディング
制御信号の特定のセット値における出力信号内の振幅転
移にぼけが生じ、スクリーン上の画像に妨害現象が生じ
なくなる。
制御信号の特定のセット値における出力信号内の振幅転
移にぼけが生じ、スクリーン上の画像に妨害現象が生じ
なくなる。
本発明によるフェーディング回路では、ｍをｋに等しく
することができる。これはフェーディング制御信号にビ
デオ信号におけると同じ解像度を与える。
することができる。これはフェーディング制御信号にビ
デオ信号におけると同じ解像度を与える。
本発明回路はｎを２に等しくすることも実施例に包含す
る。この場合、２つのビデオ信号を供給し、フェーディ
ング制御信号は、一方のフェーディング制御信号を増加
し、他のフェーディング制御信号を減少させて、２つの
ビデオ信号のフェーディングがクロスするようにする。
る。この場合、２つのビデオ信号を供給し、フェーディ
ング制御信号は、一方のフェーディング制御信号を増加
し、他のフェーディング制御信号を減少させて、２つの
ビデオ信号のフェーディングがクロスするようにする。
ｎを２より大とするときは、加算回路には縦続接続し
た、（ｎ−１）個の全アダーを設け、ディザー信号を最
終の全アダー回路に供給する。この回路では、ディザー
信号を最終の全アダー回路内またはその直後に加えるこ
とが重要であり、かくしないと有利な効果は得られな
い。
た、（ｎ−１）個の全アダーを設け、ディザー信号を最
終の全アダー回路に供給する。この回路では、ディザー
信号を最終の全アダー回路内またはその直後に加えるこ
とが重要であり、かくしないと有利な効果は得られな
い。
ディザー信号発生器の有利な例は疑似ランダム２進シー
ケンス発生器である。
ケンス発生器である。
本発明のフェーディング回路は、加算回路の出力の1/25
6、（1/256th）を加算回路の出力に加える手段を加算回
路出力とフェーディング回路出力との間に設けることを
もその要旨とする。
6、（1/256th）を加算回路の出力に加える手段を加算回
路出力とフェーディング回路出力との間に設けることを
もその要旨とする。
実施例 以下図面により本発明を説明する。
第１図に示すフェーディング回路は入力１を有し、この
入力１は８ビット母線を通じて増倍回路４の第１組の入
力３に接続される。第２入力５を８ビット母線６を通じ
て、増倍回路４の第２組の入力７に接続する。９ビット
母線９を通じて、増倍回路４の組の出力８を加算回路11
の第１組の入力10に接続する。第３入力12を、８ビット
母線13を通じて第２増倍回路15の第１組の入力14に接続
し、第４入力14は、８ビット母線17を通じて同じ増倍回
路15の第２組の入力18に接続する。増倍回路15の出力19
は、９ビット母線20を通じて加算回路11の第２組の入力
21に供給する。ディザー（dither）信号発生器22を線23
を通じ加算回路11の第３入力24に接続する。８ビット母
線26を通じて加算回路11の出力25を読出し専用メモリ
（ROM）28の入力27に接続し、メモリ28の出力29を８ビ
ット母線30を通じてフェーディング回路の出力31に供給
する。
入力１は８ビット母線を通じて増倍回路４の第１組の入
力３に接続される。第２入力５を８ビット母線６を通じ
て、増倍回路４の第２組の入力７に接続する。９ビット
母線９を通じて、増倍回路４の組の出力８を加算回路11
の第１組の入力10に接続する。第３入力12を、８ビット
母線13を通じて第２増倍回路15の第１組の入力14に接続
し、第４入力14は、８ビット母線17を通じて同じ増倍回
路15の第２組の入力18に接続する。増倍回路15の出力19
は、９ビット母線20を通じて加算回路11の第２組の入力
21に供給する。ディザー（dither）信号発生器22を線23
を通じ加算回路11の第３入力24に接続する。８ビット母
線26を通じて加算回路11の出力25を読出し専用メモリ
（ROM）28の入力27に接続し、メモリ28の出力29を８ビ
ット母線30を通じてフェーディング回路の出力31に供給
する。
本回路の動作に当っては、パルス繰返えし速度13.5MHz
の８ビットPCM信号に符号化すべきビデオ信号を入力１
および12に供給する。８ビット２進符号の形態のフェー
ディング制御信号を入力５及び16に供給する。増倍回路
４及び15のおのおのにおいて、ビデオ信号はフェーディ
ング制御信号によって増倍され、16ビットの出力を形成
する。16ビット出力中の最大有意義９ビットを母線９及
び20をそれぞれ通じて加算回路11に供給する。簡単な場
合として、第１図に示すように２個のビデオ入力１及び
12のみがある場合には、加算回路は全２進アダー（加算
器）のみで構成される。ディザー信号発生器22は、ラン
ダムにクロック速度13.5MHzで変化する２進信号“0"ま
たは２進信号“1"のランダム信号を発生し、加算回路11
内で各ビデオ信号のサンプルの第９番目の最大有意義ビ
ットにランダム加算を行う。かくすることにより加算回
路11の出力にはランダムに変化する第８番目の最大有意
義ビットが生ずる。
の８ビットPCM信号に符号化すべきビデオ信号を入力１
および12に供給する。８ビット２進符号の形態のフェー
ディング制御信号を入力５及び16に供給する。増倍回路
４及び15のおのおのにおいて、ビデオ信号はフェーディ
ング制御信号によって増倍され、16ビットの出力を形成
する。16ビット出力中の最大有意義９ビットを母線９及
び20をそれぞれ通じて加算回路11に供給する。簡単な場
合として、第１図に示すように２個のビデオ入力１及び
12のみがある場合には、加算回路は全２進アダー（加算
器）のみで構成される。ディザー信号発生器22は、ラン
ダムにクロック速度13.5MHzで変化する２進信号“0"ま
たは２進信号“1"のランダム信号を発生し、加算回路11
内で各ビデオ信号のサンプルの第９番目の最大有意義ビ
ットにランダム加算を行う。かくすることにより加算回
路11の出力にはランダムに変化する第８番目の最大有意
義ビットが生ずる。
２つの８ビット２進数を互いに乗算すると解答中に1/25
6の基本利得誤差が生ずる。この問題を解決するため、
加算回路11よりの出力を読出し専用メモリ28に供給し、
この読出し専用メモリの出力が加算回路11の出力に加算
回路11の出力の1/256を加えたものとなるようにメモリ
を符号化しておく。これによって、ビデオ信号がフェー
ディング回路の出力31に供給される前にその基本利得誤
差が修正される。
6の基本利得誤差が生ずる。この問題を解決するため、
加算回路11よりの出力を読出し専用メモリ28に供給し、
この読出し専用メモリの出力が加算回路11の出力に加算
回路11の出力の1/256を加えたものとなるようにメモリ
を符号化しておく。これによって、ビデオ信号がフェー
ディング回路の出力31に供給される前にその基本利得誤
差が修正される。
増倍回路４及び15は、ティ・アール・ダブリュー・イン
コーポレーテッドによって型式番号MPY8HUJで市販され
ている集積回路によって形成できる。加算回路11は型式
番号74S283のTTL全２進アダーによって形成できる。デ
ィザー信号発生器22は第３図に示す如くのシフトレジス
タ段によって形成される疑似ランダム２進シーケンス発
生器で構成できる。
コーポレーテッドによって型式番号MPY8HUJで市販され
ている集積回路によって形成できる。加算回路11は型式
番号74S283のTTL全２進アダーによって形成できる。デ
ィザー信号発生器22は第３図に示す如くのシフトレジス
タ段によって形成される疑似ランダム２進シーケンス発
生器で構成できる。
ビデオ信号の入力数は経済性のみによって制限され、ま
たビデオ信号の入力数によって、設けるべき対応の増倍
回路の数、およびフェーディング制御信号の適当な数が
定まる。この場合加算回路11は２個以上の信号を加算し
うるものとするを要する。これは第２図示の加算段を縦
続接続することによって構成できる。フェーディング制
御信号は一般にマイクロプロセッサによって形成でき、
このプロセッサは加算回路がオーバーフローを生じない
ようにプログラムしておく。
たビデオ信号の入力数によって、設けるべき対応の増倍
回路の数、およびフェーディング制御信号の適当な数が
定まる。この場合加算回路11は２個以上の信号を加算し
うるものとするを要する。これは第２図示の加算段を縦
続接続することによって構成できる。フェーディング制
御信号は一般にマイクロプロセッサによって形成でき、
このプロセッサは加算回路がオーバーフローを生じない
ようにプログラムしておく。
第２図は、第１図に示した如くのフェーディン回路で、
３個のビデオ信号入力と、３個の増倍回路と、３個のフ
ェーディング信号入力とを持つものに用いる加算回路11
な詳細を示す回路図である。第２図の回路は、増倍ビデ
オ信号A,B,C（図示せず）用の３個の入力100,101及び10
2を有する。増倍ビデオ信号Ａ及びＢは、３個の型式番
号74S283の全２進アダー105,106,107を有する第１加算
回路104で加算する。これらの全２進アダーは、それぞ
れ２個の４ビット数を加算することができる。入力倍増
ビデオ信号Ａ及びＢの４個の最小有意義ビットを加算回
路105で加算し、加算回路105のキャリー（桁上げ）出力
を加算回路106のキャリー入力に接続する。次の４個の
より重要なビットを加算回路106内で加算し、そのキャ
リー出力を加算回路107のキャリー入力に接続する。信
号Ａ及びＢの最大有意義ビットを加算回路107内で、加
算回路106よりのキャリー入力を用いて加算する。端子1
02に供給される第３増倍信号Ｃを加算するために第２加
算回路108を設ける。この第２加算回路108は３個の４ビ
ットアダー109,110,111を有する。アダー109のキャリー
（桁上げ）出力をアダー110のキャリー入力に接続し、
またアダー110のキャリー出力をアダー111のキャリー入
力に接続する。ディザー信号を線112を通じてアダー109
のキャリー入力に接続する。信号Ｃの９ビットを分割
し、最大有意義ビットがアダー111の入力に接続され、
次の４ビットがアダー110の入力に接続され、最小有意
義４ビットがアダー109の入力に接続されるようにす
る。同様にアダー105よりの４ビット出力をアダー109の
入力に接続する。アダー106の４ビット出力をアダー110
の入力に接続し、アダー107の１ビットまたは２ビット
の出力をアダー111の入力に接続する。
３個のビデオ信号入力と、３個の増倍回路と、３個のフ
ェーディング信号入力とを持つものに用いる加算回路11
な詳細を示す回路図である。第２図の回路は、増倍ビデ
オ信号A,B,C（図示せず）用の３個の入力100,101及び10
2を有する。増倍ビデオ信号Ａ及びＢは、３個の型式番
号74S283の全２進アダー105,106,107を有する第１加算
回路104で加算する。これらの全２進アダーは、それぞ
れ２個の４ビット数を加算することができる。入力倍増
ビデオ信号Ａ及びＢの４個の最小有意義ビットを加算回
路105で加算し、加算回路105のキャリー（桁上げ）出力
を加算回路106のキャリー入力に接続する。次の４個の
より重要なビットを加算回路106内で加算し、そのキャ
リー出力を加算回路107のキャリー入力に接続する。信
号Ａ及びＢの最大有意義ビットを加算回路107内で、加
算回路106よりのキャリー入力を用いて加算する。端子1
02に供給される第３増倍信号Ｃを加算するために第２加
算回路108を設ける。この第２加算回路108は３個の４ビ
ットアダー109,110,111を有する。アダー109のキャリー
（桁上げ）出力をアダー110のキャリー入力に接続し、
またアダー110のキャリー出力をアダー111のキャリー入
力に接続する。ディザー信号を線112を通じてアダー109
のキャリー入力に接続する。信号Ｃの９ビットを分割
し、最大有意義ビットがアダー111の入力に接続され、
次の４ビットがアダー110の入力に接続され、最小有意
義４ビットがアダー109の入力に接続されるようにす
る。同様にアダー105よりの４ビット出力をアダー109の
入力に接続する。アダー106の４ビット出力をアダー110
の入力に接続し、アダー107の１ビットまたは２ビット
の出力をアダー111の入力に接続する。
この加算による最大の解は11ビットの数となる。しか
し、フェーディング制御入力を選定し、次の如くとする
と、加算の最大の結果は９ビット数となる。
し、フェーディング制御入力を選定し、次の如くとする
と、加算の最大の結果は９ビット数となる。
Va×Fa＋Vb×Fb＋Vc×Fb＜１ ただし、 Va,Vb,Vcは増倍回路a,b,c（図示せず）に供給するビデ
オ信号、 Fa,Fb,Fcは増倍回路a,b,cに供給するフェーディング制
御信号、 である。
オ信号、 Fa,Fb,Fcは増倍回路a,b,cに供給するフェーディング制
御信号、 である。
アダー108よりの９ビットまたは11ビットの出力を読出
し専用メモリ（ROM）113に接続する。この11ビットは次
の如く選択する。すなわちアダー111の出力の３個の最
小有意義ビットが３個の最大有意義ビットとなり、アダ
ー110よりの４個のビット出力が次の４個の最大有意義
ビットとなり、アダー109よりの４個のビット出力がア
ダー108の４個の最小有意義ビットとなるようにする。
第１図について述べたようにROM113はアダー108の出力
をとり、アダー108の出力の1/256をアダー108の出力に
加算してビデオ出力信号を形成し、これを出力103に接
続する。ROM113は第４図に示した変換機能V0/VIを生ず
るようにプログラムする。第４図に見られるように、入
力値512迄の直線領域内のデータは２分割する。512以上
のいずれの入力値VIも256の出力V0を生ずるように制限
される。
し専用メモリ（ROM）113に接続する。この11ビットは次
の如く選択する。すなわちアダー111の出力の３個の最
小有意義ビットが３個の最大有意義ビットとなり、アダ
ー110よりの４個のビット出力が次の４個の最大有意義
ビットとなり、アダー109よりの４個のビット出力がア
ダー108の４個の最小有意義ビットとなるようにする。
第１図について述べたようにROM113はアダー108の出力
をとり、アダー108の出力の1/256をアダー108の出力に
加算してビデオ出力信号を形成し、これを出力103に接
続する。ROM113は第４図に示した変換機能V0/VIを生ず
るようにプログラムする。第４図に見られるように、入
力値512迄の直線領域内のデータは２分割する。512以上
のいずれの入力値VIも256の出力V0を生ずるように制限
される。
第３図は、第１図中のディザー信号発生器22に使用する
に適した疑似ランダム２進シーケンス発生器を示すもの
である。この疑似ランダム２進シーケンス発生器は８ビ
ットのシフトレジスタ150を有しており、その第2,3,5,8
段をパリティ発生器151の第１、第２、第３、第４入力
に供給する。パリティ発生器151の出力をシフトレジス
タ150の入力に供給する。この出力はディザー信号発生
器の出力を形成し、出力端子152に接続する。クロック
信号を端子153に供給し、これよりシフトレジスタ150の
クロック入力に供給する。このシフトレジスタは型式番
号74S164のTTL集積回路で形成でき、パリティ発生器は
型式番号74S280のTTL集積回路で形成できる。奇数また
は偶数パリティ出力をシフトレジスタ150の入力に接続
し、またこれらのパリティ出力の何れかを出力端子152
に接続する。代案として、パリティ発生器151の何れか
の入力をパリティ発生器151よりの奇数または偶数パリ
ティ出力に代えて、出力端子152に接続することができ
る。
に適した疑似ランダム２進シーケンス発生器を示すもの
である。この疑似ランダム２進シーケンス発生器は８ビ
ットのシフトレジスタ150を有しており、その第2,3,5,8
段をパリティ発生器151の第１、第２、第３、第４入力
に供給する。パリティ発生器151の出力をシフトレジス
タ150の入力に供給する。この出力はディザー信号発生
器の出力を形成し、出力端子152に接続する。クロック
信号を端子153に供給し、これよりシフトレジスタ150の
クロック入力に供給する。このシフトレジスタは型式番
号74S164のTTL集積回路で形成でき、パリティ発生器は
型式番号74S280のTTL集積回路で形成できる。奇数また
は偶数パリティ出力をシフトレジスタ150の入力に接続
し、またこれらのパリティ出力の何れかを出力端子152
に接続する。代案として、パリティ発生器151の何れか
の入力をパリティ発生器151よりの奇数または偶数パリ
ティ出力に代えて、出力端子152に接続することができ
る。
ディザー信号発生器には種々の形式のものを使用するこ
とができる。例えば、比較回路を用い、その第１入力を
一定電位点に接続し、第２入力を参照値源に接続し、こ
の参照値源によりランダムに変化する振幅を有する参照
信号を発生し、このすべての振幅値を前記一定電位の２
倍にほぼ等しい振幅の範囲内に確率的にほぼ入るように
することができる。この参照値源は、例えば、“均等分
布アナログランダム電圧発生器”（A uniformly distri
buted analogue random voltage generator）と題し、
プロシーディング オブ アイ、イー、イー、イー、Vo
l 66,No.5,1978年５月 605−606頁にエフ・カスタニ
ー（F.Castanie）により発表されたもので構成できる。
比較回路の出力は、ランダム源発生器が基準電位より高
い電圧を発生するか、低い電圧を発生するかによって
“1"と“0"の間の状態の２進値をランダムに発生する。
とができる。例えば、比較回路を用い、その第１入力を
一定電位点に接続し、第２入力を参照値源に接続し、こ
の参照値源によりランダムに変化する振幅を有する参照
信号を発生し、このすべての振幅値を前記一定電位の２
倍にほぼ等しい振幅の範囲内に確率的にほぼ入るように
することができる。この参照値源は、例えば、“均等分
布アナログランダム電圧発生器”（A uniformly distri
buted analogue random voltage generator）と題し、
プロシーディング オブ アイ、イー、イー、イー、Vo
l 66,No.5,1978年５月 605−606頁にエフ・カスタニ
ー（F.Castanie）により発表されたもので構成できる。
比較回路の出力は、ランダム源発生器が基準電位より高
い電圧を発生するか、低い電圧を発生するかによって
“1"と“0"の間の状態の２進値をランダムに発生する。
第１図は本発明フェーディング回路の１例を示すブロッ
ク図、 第２図は第１図と同様であり、３個のビデオ信号入力を
有するフェーディング回路に用いる適した加算回路のブ
ロック図、 第３図は第１図の回路に用いる疑似ランダム２進シーケ
ンス発生器として形成したディザー信号発生器のブロッ
ク図、 第４図は第１図の回路に用いる読出し専用メモリの転送
特性を示す図である。 1,3,5,7,12,16,100,101,102……入力 2,6,13,17,9,20,26,30……母線 8,19,103,152……出力 4,15……増倍回路 11……加算回路 105−107,109−111……アダー 113……ROM 150……シフトレジスタ 151……パリティ発生器 153……端子
ク図、 第２図は第１図と同様であり、３個のビデオ信号入力を
有するフェーディング回路に用いる適した加算回路のブ
ロック図、 第３図は第１図の回路に用いる疑似ランダム２進シーケ
ンス発生器として形成したディザー信号発生器のブロッ
ク図、 第４図は第１図の回路に用いる読出し専用メモリの転送
特性を示す図である。 1,3,5,7,12,16,100,101,102……入力 2,6,13,17,9,20,26,30……母線 8,19,103,152……出力 4,15……増倍回路 11……加算回路 105−107,109−111……アダー 113……ROM 150……シフトレジスタ 151……パリティ発生器 153……端子
Claims (11)
- 【請求項１】ｋを１より大なる整数とするとき、ｋビッ
トの２進符号に符合化したサンプルを有するビデオ信号
のフェーディング回路であり、該フェーディング回路
は、ｎを整数とするとき、ｎ個のビデオ信号入力を有
し、各ビデオ信号入力を対応のディジタル増倍回路の第
１組の入力に接続し、また該フェーディング回路は、ｍ
を１より大なる整数とするとき、ｍビットの２進信号の
形のフェーディング制御信号用のｎ個のフェーディング
制御信号入力を有し、各フェーディング制御信号を対応
のディジタル増倍回路の第２組の入力に接続し、各ディ
ジタル増倍回路は（ｋ＋ｍ）ビット出力を有し、その少
なくとも（ｋ＋１）の最大有意義ビットを加算回路の対
応入力に接続し、さらに該フェーディング回路は該加算
回路出力のｋ個の最大有意義ビットをビデオ信号の出力
としてフェーディング回路の出力に接続する手段を有し
てなるビデオ信号フェーディング回路において、 加算回路の最終加算段内またはその直後において、ディ
ザー信号を（ｋ＋１）番目の最大有意義ビットに加算す
る手段を有し、このディザー信号はランダムにまたは疑
似ランダムに２進値“1"及び“0"となり、さらにｋ＋１
ビット数をｋビット数に切捨てる手段を具えてなること
を特徴とするビデオ信号フェーディング回路 - 【請求項２】ｎを２に等しくした特許請求の範囲第１項
記載のビデオ信号フェーディング回路。 - 【請求項３】ｍをｋに等しくした特許請求の範囲第１項
または第２項記載のビデオフェーディング回路。 - 【請求項４】ｋを８とした特許請求の範囲第１、第２ま
たは第３項記載のビデオ信号フェーディング回路。 - 【請求項５】加算回路が（ｎ−１）個の縦続配置２進全
アダーを有し、ディザー信号を最終全アダーに供給する
特許請求の範囲第１項ないし第４項のいずれかに記載の
ビデオ信号フェーディング回路。 - 【請求項６】加算回路の出力に加算回路の出力の1/256
を加算する手段を加算回路の出力と、フェーディング回
路の出力との間に設けた特許請求の範囲第１項ないし第
５項のいずれかに記載のビデオ信号フェーディング回
路。 - 【請求項７】ディザー信号を疑似ランダム２進シーケン
ス発生器によって形成する特許請求の範囲第１項ないし
第６項のいずれかに記載のビデオ信号フェーディング回
路。 - 【請求項８】加算回路の出力とフェーディング回路の出
力の間に読出し専用メモリを設けた特許請求の範囲第１
項ないし第７項のいずれかに記載のビデオ信号フェーデ
ィング回路。 - 【請求項９】加算回路出力に加算回路の出力の1/256を
加算する手段が読出し専用メモリを具えてなる特許請求
の範囲第８項記載のビデオ信号フェーディング回路。 - 【請求項１０】読出し専用メモリの出力はその入力を２
で割ったものに等しくした特許請求の範囲第８項または
第９項記載のビデオ信号フェーディング回路。 - 【請求項１１】読出し専用メモリは511に等しいか、こ
れより大なるすべての入力に対し出力255を生ずる特許
請求の範囲第10項記載のビデオ信号フエーディング回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB08410704A GB2158318A (en) | 1984-04-26 | 1984-04-26 | Fading circuit for video signals |
| GB8410704 | 1984-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235587A JPS60235587A (ja) | 1985-11-22 |
| JPH07114466B2 true JPH07114466B2 (ja) | 1995-12-06 |
Family
ID=10560133
Family Applications (2)
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|---|---|---|---|
| JP60085580A Pending JPS60250790A (ja) | 1984-04-26 | 1985-04-23 | ビデオ信号処理回路 |
| JP60085578A Expired - Lifetime JPH07114466B2 (ja) | 1984-04-26 | 1985-04-23 | ビデオ信号フエーデイング回路 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085580A Pending JPS60250790A (ja) | 1984-04-26 | 1985-04-23 | ビデオ信号処理回路 |
Country Status (6)
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| JP (2) | JPS60250790A (ja) |
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| GB (1) | GB2158318A (ja) |
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| DE3842977C2 (de) * | 1988-12-21 | 1996-03-28 | Broadcast Television Syst | Mischeinrichtung für Videosignale |
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| US5227863A (en) * | 1989-11-14 | 1993-07-13 | Intelligent Resources Integrated Systems, Inc. | Programmable digital video processing system |
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| KR930011135B1 (ko) * | 1990-12-31 | 1993-11-24 | 주식회사 금성사 | 디지탈 tv화면 오버랩장치 |
| GB9109999D0 (en) * | 1991-05-09 | 1991-07-03 | Quantel Ltd | Improvements in or relating to keying systems and methods for television image processing |
| JP3671433B2 (ja) * | 1994-04-18 | 2005-07-13 | ヤマハ株式会社 | カラオケ演奏装置 |
| DE4418000C2 (de) * | 1994-05-21 | 1998-03-19 | Fhp Motors Gmbh | Elektronisch gesteuerter Elektromotor, insbesondere mit einem Lüfterrad zum Ansaugen von Kühlluft für Kraftfahrzeuge |
| US5831638A (en) * | 1996-03-08 | 1998-11-03 | International Business Machines Corporation | Graphics display system and method for providing internally timed time-varying properties of display attributes |
| US6944356B2 (en) * | 2002-05-13 | 2005-09-13 | Tektronix, Inc. | Locating point of interest in an impaired image |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2233317A (en) * | 1937-05-25 | 1941-02-25 | Philco Radio & Television Corp | Amplifier for television system |
| US2412279A (en) * | 1944-06-28 | 1946-12-10 | Philco Corp | Variable gain amplifier |
| US2964589A (en) * | 1958-03-10 | 1960-12-13 | Philco Corp | Apparatus for controlling signal transfer in a color television system |
| JPS53144621A (en) * | 1977-05-24 | 1978-12-16 | Sony Corp | Video signal processing system |
| JPS5630370A (en) * | 1979-08-20 | 1981-03-26 | Toshiba Corp | Picture conversion system |
| DE3146900A1 (de) * | 1981-11-26 | 1983-06-01 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur digitalen mischung von digitalen farbfernsehsignalen und schaltung zur durchfuehrung des verfahrens |
| JPS5933974A (ja) * | 1982-08-18 | 1984-02-24 | Fujitsu Ltd | 画像デ−タ圧縮回路 |
-
1984
- 1984-04-26 GB GB08410704A patent/GB2158318A/en not_active Withdrawn
-
1985
- 1985-04-08 US US06/721,119 patent/US4668989A/en not_active Expired - Fee Related
- 1985-04-18 DE DE8585200599T patent/DE3581763D1/de not_active Expired - Lifetime
- 1985-04-18 EP EP85200599A patent/EP0162499B1/en not_active Expired
- 1985-04-23 JP JP60085580A patent/JPS60250790A/ja active Pending
- 1985-04-23 JP JP60085578A patent/JPH07114466B2/ja not_active Expired - Lifetime
- 1985-04-25 CA CA000480110A patent/CA1227277A/en not_active Expired
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| EP0162499A3 (en) | 1987-06-16 |
| JPS60235587A (ja) | 1985-11-22 |
| CA1227277A (en) | 1987-09-22 |
| JPS60250790A (ja) | 1985-12-11 |
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| GB2158318A (en) | 1985-11-06 |
| EP0162499B1 (en) | 1991-02-20 |
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