JPH07117866B2 - 大規模集積回路チップ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、広義には、大規模集積
回路(VLSI)チップの電気ノイズの制御に関し、特にこれ
らVLSIチップにおける電気ノイズ、電磁妨害雑音(EMI)
等の制御に関する。

【０００２】

【従来の技術】MOS 論理ICファミリーは魅力的な特性を
幾つか有しているにもかかわらず、その潜在的可能性
は、周知の全ての論理ICファミリーでは最も雑音が大き
いという世評のために充分発揮されていない。回路の動
作速度やチップ密度が増大すると、それに連れてノイズ
の問題も大きくなると考えられている。このこともCMOS
ICファミリーの利用に対して制限的な作用を及ぼして
いる。

【０００３】ノイズの問題は、出力バッファとも呼ばれ
るCMOSドライバ回路と特に関連が深い。これらのバッフ
ァは、オフチップの回路、オンチップの内部ネット、バ
ス等を駆動するのに用いられる。従来のCMOSドライバあ
るいはバッファでは、理想的条件下では順次スイッチン
グされるはずの直列接続された２つのFET デバイスが使
用される。しかしながら、実際には、そのようなこの理
想的条件が満たされることは決してない。そうではなく
て、むしろ両方のデバイスが同時にスイッチングされ、
その結果電流過渡変化(di/dt) が大きくなる傾向があ
る。大きな電流過渡変化は、アース電圧バウンス(groun
d voltage bounce)、 ノイズ・カップリング及び放射問
題等の原因となる。アース電圧バウンス及びその他のノ
イズ関連問題の詳細な説明については、前掲の関連特許
出願並びにその中で引用されている文献に記載がなされ
ている。それらの特許出願並びに引用文献は、いずれも
本願に組み込まれている。

【０００４】

【発明が解決しようとする課題】ノイズを制御するため
の従来技術のアプローチ法は、出力デバイスを各特定の
瞬間には１つのデバイスだけが導通するように制御する
というものである。このアプローチ法は、その所期の目
的に関する限り充分有効であるが、単一ドライバにしか
適用できない。これらの従来技術のやり方は、多重ドラ
イバまたはバスあるいはこれらの両者に起因するノイズ
問題を扱おうとするものではない。

【０００５】VLSIチップにおけるノイズのもうひとつの
原因は、多重ドライバまたはバスの同時スイッチングあ
るいはそれらのドライバとバスの同時スイッチングであ
る。VLSIチップは、全て同時にスイッチングされる可能
性のある多重バスを有することもあるので、数10さらに
は数100 ものドライバ回路が同時にスイッチングされ
て、異常に大きい電流過渡変化(di/dt) を引き起こす場
合もある。実際、このように大きな電流過渡変化は、個
々のドライバは単一の信号ラインに異常な電流過渡変化
を生じさせることがないように設計されている場合であ
っても起こり得る。

【０００６】多重ドライバからの出力を制御する技術に
ついては、米国特許第4,724,340 号に一例が記載されて
いる。この米国特許においては、データ有効期間の前の
時間を利用して、同じ方向（即ちオンからオフへあるい
はオフからオンへ）に同時にスイッチングされるI/O ド
ライバの数が決して半数を超えることがないような所定
の値に出力リンクの状態をセットするようになってい
る。このようなアプローチの仕方は、di/dt の問題をせ
いぜい半分程度改善し得るに過ぎず、いくつかの情況で
は適用不可能である。

【０００７】従って、本発明の一般的な目的は、多重バ
ス・ドライバを持つVLSIチップにおいて、電流や電圧の
不当に大きい過渡変化を引き起こすことのないVLSIチッ
プを提供することにある。

【０００８】

【課題を解決するための手段】上記及びその他の目的を
達成するため、本発明は、スイッチングがバスサイクル
時間の比較的短い部分または間隔にわたって分散して行
われるようにバス・ドライバあるいはバス・ドライバ群
を制御する回路構成にある。この回路構成によれば、電
流や電圧の過渡変化が著しく少なくなる。このように、
本発明によれば、ノイズが従来よりはるかに少ないVLSI
チップが得られる。

【０００９】本発明の回路構成は、多段電圧制御発振器
(VCO) を内蔵したフェーズロックド・ループ(PLL) を具
備したものである。多段VCO の各段は、制御パルスを発
生し、この制御パルスは、選択されたドライバをデータ
バスに対して順番付ける（順次アクセスさせる）出力を
発生するゲート回路において他の信号と結合される。本
発明の１つの特徴によれば、各制御パルスは、一群の選
択されたドライバをデータバスに対して順番付ける。本
発明の他の特徴によれば、インバーターで形成されたVC
O が用いられる。

【００１０】

【実施例】図１は、本発明による集積回路の回路図を示
す。この集積回路は、フェーズロックド・ループ10、制
御論理回路手段12、ドライバ（バス・ドライバ）手段14
及びデータバス手段16を含む。フェーズロックド・ルー
プ10は、複数のインバーター回路I1及至IMで構成された
多段リング発振器よりなるVCO 18を有する。ローパス・
フィルタ回路手段20の出力端子は、I1乃至IMの各インバ
ーター回路の制御端子に接続されている。ローパス・フ
ィルタ回路手段20の入力信号は、位相検波器回路手段22
で発生する。位相検波器回路手段22の一方の入力は、入
力クロック・リードに接続されている。本発明の一実施
例においては、入力クロック信号は、システム・クロッ
クより得られる。位相検波器回路手段22の他方の入力
は、インバータ・チェーンの最後のインバータ(IM)の出
力より供給される。導体24は、インバーターIMの出力を
位相検波器手段22へ接続している。このフィードバック
ループには、分割回路手段26が挿入されており、これを
用いてVCO の周期を入力クロック周波数とは独立に調節
することができる。

【００１１】やはり図１において、各インバータは、パ
ルス・ストリームVCO1、VCO2乃至VCOMを発生する。な
お、M はインバータ・チェーン最後のインバータの番号
である。以下に説明するように、各制御パルス列（パル
ス・ストリーム）は、ドライバ手段14の各ドライバ回路
をそれぞれデータバス16にアクセスさせるよう制御論理
手段12をゲートするために用いられる。制御論理手段12
は、複数個のAND ゲート28乃至N を有する。ただし、N
は一連のAND ゲートの最後のゲートの番号である。リン
グ発振器の各インバータ段の出力は、各々に割り当てら
れたAND ゲートの１つを制御するのに用いられる。即
ち、VCO1はAND ゲート28を、VCO2はAND ゲート30をそれ
ぞれ制御し、他段の出力も同様にして各々対応するAND
ゲートを制御する。上記各インバータ段の出力信号のほ
か、各AND ゲートには、入力データ・ライン１乃至N′
のぞれ対応する１本を介してデータ・ビットが入力され
ると共に、「バス切換え開始(Start Bus Transfer)」と
ラベルされた共通制御信号が入力される。この共通制御
信号は、ドライバにデータバス16へのアクセスを行わせ
る時集積回路に供給される。データ・ビットは、各々１
つのAND ゲートに割り当てられている。即ち、データ・
ビット１はAND ゲート28に、データ・ビット２はAND ゲ
ート30にそれぞれ割り当てられ、他のデータ・ビットも
同様に各々対応するAND ゲートに割り当てられている。

【００１２】ドライバ手段14は、アルファニューメリッ
ク・キャラクタの符号DVR1乃至DVRKで示される複数のド
ライバを有する。なお、K はこれらのドライバ・チェー
ンの最後のドライバである。各AND ゲートの出力端子
は、ドライバの中の選択された１つに接続されている。
即ち、AND ゲート28はドライバ１(DVR1)に、AND ゲート
30はドライバ２(DVR2)にそれぞれ接続され、他のAND ゲ
ートも同様に各々対応するドライバに接続されている。
同様に、各ドライバの出力は、データバス16に接続され
ている。上記の各機能ブロックの詳細な回路図は、当業
者であれば容易に設計可能なものである。従って、これ
らの機能ブロックの回路の図示及び詳細な説明は省略す
る。ここでは、ドライバは、従来公知のあらゆるドライ
バを用いることができ、あるいは本発明と同日付けで出
願され、本発明の譲受人に譲渡された前述の関連特許出
願中に記載されているドライバを用いることができると
いうことを指摘するに止める。

【００１３】動作について説明すると、フェーズロック
ド・ループによって発生する制御されたパルス（制御パ
ルス）は、選択された各ドライバを、どのドライバも互
いに同時に導通することがないように、またバス上の全
電流のピーク値が大幅に減少するように、データバス16
に対してゲートする。言い換えると、これらのドライバ
は、バスに順次ゲートされる。フェーズ・ロックド・ル
ープ(PLL) を用いてVCO の周波数を正確に制御すると共
に、リング発振器形のインバータ・チェーンよりVCO を
形成することによって、一連の密な間隔の信号を得るこ
とができる。これらの信号を用いると、バス上のデータ
のスループットにマイナスの影響を及ぼすことなくバス
サイクルの比較的短い期間内でドライバを順番付けるこ
とができ、同時に、従来技術の設計に付随するノイズ
（即ち、di/dt やdv/dt)の問題を解消することができ
る。本発明によれば、フェーズ・ロックド・ループ設計
における柔軟性と、今日のVLSI CMOS 技術ではサブナノ
秒台のインバータ段を作ることが可能なこととが相俟っ
て、エッジ間隔が非常に密かつ正確なパルスを発生する
ことができ、その結果、比較的短い時間スロット内でド
ライバの逐次多重処理を行うことが可能となる。このよ
うに、本発明においては、データ転送サイクルをできる
限り短く保つと同時に、ドライバのスイチッング時間の
許容間隔をできるだけ密にすることによりピーク電流過
渡変化を小さく制限することができる。

【００１４】図２は、従来技術のドライバに付随する問
題とそれらの問題が図１の本発明の回路により解消され
ることを対比的に示すグラフである。曲線34は、データ
バス16（図１）上のデータサイクルを表す。曲線IPは、
単一のドライバがバス上にデータを生じさせる場合の電
流波形を表し、N はドライバの数を表す変数である。曲
線NIP は、N 個のドライバが同時にバスにアクセスして
いる時の電流を表す。曲線NIP/K は、N 個のドライバが
時間間隔PKにわたって順次アクセスする際の電流過渡変
化を表す。

【００１５】比較のために、ここでIP、NIP 及びNIP/K
の電流軸沿いの高さが、データバス16上の過渡電流の相
対的大きさを表すものと仮定する。すると、多重のドラ
イバ(NIP) が同時にアクセスしている時バス上の電流量
が最大になるということは図より明らかである。本願発
明は、電流量NIP/K が電流量NIP より著しく小さくなる
ようにバスに対してドライバを多重化することによりこ
の問題を解消したものである。前に述べたように、デー
タバス上の過渡電流が大きいと、いくつかの問題が生じ
るが、これらの問題は本願発明によって解消することが
できる。本願発明の基本的構想は、バス切換えサイクル
と比較すると相対的に短くしかもいくつかのドライバ過
渡動作を他のいくつかのドライバの過渡動作の開始前に
終えるのに十分な長さの時間が確保される時間間隔にわ
たって過渡動作（スイッチング）を分散するように制御
された方法により、バス・ドライバのスイッチングを順
番付けるというものである。

【００１６】図２に示すように、電流過渡変化は、ドラ
イバ上の容量負荷の充放電時に発生する短いスパイクで
ある。このようなスパイクは、通常、データバス・サイ
クルの最初の数ナノ秒の間に発生する。パワー・レール
上の全電流は、ドライバ電流の和であり、バス上にN 個
のドライバがあれば、この和は、N × IPと大きくな
る。ここで、IPは、単一ドライバのピーク電流である。
全てのドライバについての総過渡動作時間をより長い時
間間隔、例えばK × T1（T1は単一ドライバの過渡動作
時間）にわたって分散させると共に、一時にスイッチン
グすることのできる最大ドライバ数をN/K に制限するこ
とによって、ピーク電流をN/K のファクタだけ減少させ
ることができる。

【００１７】図３は、本発明の他の実施例の構成を示
す。この実施例の構成においては、一連のVCO 中の選択
されたインバータより発生する単一パルス列を用いて、
オフチップ・ドライバ(OCD) 群をデータバス36に対して
ゲートする。図３においては、ドライバは４つずつのグ
ループにまとめられ、これらの各グループには、ゲーテ
ッド・カッド１、ゲーテッド・カッド２乃至ゲーテッド
・カッドN の名称が付されている。１グループのゲーテ
ッドOCD の数は 任意であり、カッドによるグループ化
は単に例示説明のためのものであって、本発明の範囲に
対して何ら制限的な意味を有するものではない。

【００１８】やはり図３において、各ゲーテッド・カッ
ドは、構成及び動作とも互いに同じであり、従って説明
は１つのカッド、即ちゲーテッド・カッド１についての
み行う。ゲーテッド・カッド１は、４つのゲーテッドOC
D1乃至OCD4を有する。これらの各ゲーテッドOCD は、図
１により図示、説明したように、AND ゲートに接続され
たオフチップ・ドライバ(OCD) を有する。各ゲーテッド
OCD は、D とラベルされたデータ端子、及びG とラベル
された制御端子を有する。データ端子にはデータが入力
され、ゲート端子(G) には、第１、第２乃至第N とラベ
ルされたカッド制御信号の１つが供給される。図３にお
けるカッド制御信号は、図１のものと同様のフェーズロ
ックド・ループにより発生する。即ち、第１とラベルさ
れたカッド制御信号はインバータ１（図１）より、第２
とラベルされたカッド制御信号はインバーター２より供
給され、他のカッド制御信号も同様に各々対応するイン
バータから供給される。

【００１９】Ｎ回の順次過渡動作がデータバス・サイク
ルタイムを食い過ぎるような用途の場合に、多数のドラ
イバをグループ化して、各グループのドライバを同時切
換えすることは考えることができよう。図示実施例のカ
ッドによるグループ化の場合、個々のドライバを順次ア
クセスさせる場合に比べて、総切換え時間が４のファク
タだけ短縮される。ドライバの最適グループ化は、用途
及び依存技術により変わるが、ここで説明した基本構成
によれば、チップ設計技術者は、電源バスのサイズ決
定、ノイズ・カップリング、実装情上の制約条件、及び
FCC EMI （米連邦通信委員会電磁妨害雑音規定）適合性
等の面においてより大きなフレキシビリティを得ること
ができる。多重バス設計の大きなVLSIチップの場合、チ
ップ全体の電流過渡変化は、ドライバではなく、バスを
順次ゲートすることにより制御することができる。バス
をゲートするための回路及び技術は、ドライバをゲート
するためのものと同様である。

【００２０】以上、本発明を実施例により説明したが、
当業者であれば、本発明の要旨及び範囲を逸脱すること
なく本発明に様々な修正、変更を行うことが可能なこと
は明らかであろう。

【００２１】

【発明の効果】本発明によれば、多重バス・ドライバを
有するVLSIチップの電流や電圧の過渡変化を小さく抑
え、ノイズの問題を解消することができる。

【図面の簡単な説明】

【図１】本発明による精密時間間隔発生器の回路図であ
る。

【図２】本発明により制御されたドライバ及び無制御の
ドライバにより発生する電流スパイクを示す波形図であ
る。この図は、本発明が解決しようとする問題点を分か
り易く示している。

【図３】一群のドライバをバスに対して順番付けるため
の回路構成を示す回路図である。

【符号の説明】

10・・・・フェーズロックド・ループ(PLL)、 12・・・・制御論理回路手段、 14・・・・ドライバ手段、 16・・・・データバス手段、 18・・・・VCO （電圧制御発振器）、 20・・・・ローパス・フィルタ回路手段、 22・・・・位相検波器回路手段、 24・・・・導体、 26・・・・分割回路手段、 I1〜IM・・・・インバータ回路、 28〜N ・・・・AND ゲート、 DVR1〜DVRK・・・・ドライバ、

Claims (6)

【特許請求の範囲】
1. 【請求項１】データを伝送するためのバスと、 各々上記バスに接続された出力ノードを有する複数個の
   ドライバ・モジュールと、 上記ドライバ・モジュールに接続されたコントローラ手
   段であって、上記ドライバモジュールの出力信号をバス
   切換えサイクルと比較すると相対的に短い時間間隔にわ
   たって分散させるように制御された方法で上記ドライバ
   ・モジュールのスイッチングを順番付けるコントローラ
   手段と、を有する大規模集積回路において、 上記コントローラ手段が、 位相検波器回路手段と、 上記の位相検波器回路手段に接続されたローパス・フィ
   ルタ回路と、 各段が上記ドライバ・モジュールの選択された１つをそ
   れぞれ制御する上記ローパス・フィルタ回路に接続され
   た多段リング電圧制御発振器と、を含むフェーズロック
   ド・ループを有することを特徴とする大規模集積回路チ
   ップ
2. 【請求項２】上記多段リング電圧制御発振器の各段が、
   選択されたドライバ・モジュール群を制御することを特
   徴とする請求項１記載の大規模集積回路チップ。
3. 【請求項３】データを伝送するためのバスと、 上記バスに接続された複数個のドライバ回路と、 上記複数個のドライバ回路に接続されていて、これらの
   ドライバ回路を上記バスに対して順番付ける比較的密な
   間隔の複数個のパルスを発生するフェーズロックド・ル
   ープと、を有する集積回路装置において、 上記フェーズロックド・ループが、 多段リング電圧制御発振器と、 上記多段リング電圧制御発振器の入力に接続されたロー
   パス・フィルタ回路と、 出力端子が上記ローパス・フィルタ回路に接続されてお
   り、１つの入力端子が入力クロック・ラインに接続され
   ており、もう１つの入力端子が上記多段電圧制御発振器
   の出力端子をその入力に接続するフィードバック経路
   に接続されている位相検波器回路と、を有することを特
   徴とする集積回路装置。
4. 【請求項４】上記多段リング電圧制御発振器が、上記フ
   ィードバック経路中に挿入された電圧制御発振器の周期
   を調節するための手段を有することを特徴とする請求項
   ３記載の集積回路装置。
5. 【請求項５】上記の電圧制御発振器の周期を調節するた
   めの手段が、ロジック型分割回路を有することを特徴と
   する請求項４記載の集積回路装置。
6. 【請求項６】上記多段リング電圧制御発振器が、直列接
   続された一連のインバータ回路を有することを特徴とす
   る請求項３記載の集積回路装置。