Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JPH0711920B2 - Programmable ROM - Google Patents
[go: Go Back, main page]

JPH0711920B2 - Programmable ROM - Google Patents

Programmable ROM

Info

Publication number
JPH0711920B2
JPH0711920B2 JP26463286A JP26463286A JPH0711920B2 JP H0711920 B2 JPH0711920 B2 JP H0711920B2 JP 26463286 A JP26463286 A JP 26463286A JP 26463286 A JP26463286 A JP 26463286A JP H0711920 B2 JPH0711920 B2 JP H0711920B2
Authority
JP
Japan
Prior art keywords
voltage
junction
semiconductor element
short
zener
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP26463286A
Other languages
Japanese (ja)
Other versions
JPS63119099A (en
Inventor
隆志 佐瀬
和男 加藤
隆英 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP26463286A priority Critical patent/JPH0711920B2/en
Publication of JPS63119099A publication Critical patent/JPS63119099A/en
Publication of JPH0711920B2 publication Critical patent/JPH0711920B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブルROMに係り、特に、ツエナー特
性を有する半導体素子群を用いたプログラマブルROMに
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable ROM, and more particularly to a programmable ROM using a semiconductor element group having zener characteristics.

〔従来の技術〕[Conventional technology]

プログラマブルROMを半導体素子で構成する場合、半導
体素子としてツエナーダイオードを用いたものが提案さ
れている。このツエナーダイオードはアイ・イー・イー
・イー・ジヤーナル オブ ソリツド・ステート サー
キツス、エスシー10.12月(1975年)第420頁〜第424頁
(IEEE JOURNAL OF SOLID−STATE CIRCUITS、Vol,SC-10
DEC.(1975)に記載されているように、ジヤンクシヨ
ンの短絡の有無によつて異なる電圧を発生するようにな
つている。即ち、ツエナーダイオードは逆方向の電圧の
印加によりジヤンクシヨンの短絡前はツエナー効果によ
るツエナー電圧を発生する。一方、ツエナーダイオード
にウエハー上のトリム用パツドを用いて選択的に電流・
電圧パルスを印加すると、ツエナーダイオードのジヤン
クシヨンは破壊し、次いで電流によつてジヤンクシヨン
が短絡する。ジヤンクシヨンが短絡すると、ツエナーダ
イオードは低抵抗となり、ツエナー電圧よりも低い低電
圧を発生する。このため、ジヤンクシヨンの短絡の有無
によつてツエナーダイオードからハイレベルの電圧(ツ
エナー電圧)あるいはローレベルの電圧を発生させるこ
とができる。このためジヤンクシヨンの短絡の有無によ
つてツエナーダイオードにデジタル情報を格納すること
ができる。
When a programmable ROM is composed of semiconductor elements, a semiconductor element using a Zener diode has been proposed. This Zener diode is IEEJ Journal of Solid State Circuits, ESC October 1975, pp. 420-424 (IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol, SC-10
As described in DEC. (1975), different voltages are generated depending on the presence or absence of a short circuit in the junction. That is, the Zener diode generates a Zener voltage by the Zener effect before the short circuit of the junction by applying a reverse voltage. On the other hand, a Zener diode on the wafer is used for the Zener diode to selectively
When a voltage pulse is applied, the junction of the zener diode is destroyed, and the current is then short-circuited. When the junction is short-circuited, the Zener diode has a low resistance and generates a low voltage lower than the Zener voltage. Therefore, a high level voltage (zener voltage) or a low level voltage can be generated from the zener diode depending on whether or not the junction is short-circuited. Therefore, digital information can be stored in the Zener diode depending on whether or not the junction is short-circuited.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

しかしながら、上記従来技術は、ツエナーダイオードの
ジヤンクシヨンを短絡させることによつて演算増幅器の
オフセツト電圧を0に調整することはできるが、ツエナ
ーダイオードのジヤンクシヨンを短絡したときの動作抵
抗の値が素子によつて大きく異なり、ツエナーダイオー
ドの出力電圧のレベルからツエナーダイオードが短絡状
態にあるか否かを検出する場合、動作抵抗の値によつて
はツエナーダイオードの短絡状態を正確に検出できない
恐れがあった。なお、特開昭57−191900号公報に記載さ
れているように、半導体素子の出力電圧と設定電圧とを
比較する方法を採用すれば、半導体素子の短絡の有無を
検出することは可能である。しかし、設定電圧を、ジャ
ンクションが短絡された半導体素子の平均的な出力電圧
よりも高く設定しても、ジャンクションの短絡に伴う半
導体素子の動作抵抗の値がばらついたときには、半導体
素子の出力電圧が設定電圧よりも高くなることがあり、
論理に適合した正確な2値信号を得ることができなくな
る。
However, in the above-mentioned prior art, although the offset voltage of the operational amplifier can be adjusted to 0 by short-circuiting the junction of the zener diode, the value of the operating resistance when the junction of the zener diode is short-circuited depends on the element. When detecting whether or not the Zener diode is in the short-circuit state from the level of the output voltage of the Zener diode, there is a possibility that the short-circuit state of the Zener diode may not be accurately detected depending on the value of the operating resistance. As described in JP-A-57-191900, it is possible to detect the presence or absence of a short circuit in the semiconductor element by adopting a method of comparing the output voltage of the semiconductor element with a set voltage. . However, even if the set voltage is set higher than the average output voltage of the semiconductor element in which the junction is short-circuited, when the operating resistance value of the semiconductor element varies due to the junction short-circuit, the output voltage of the semiconductor element is It may be higher than the set voltage,
It becomes impossible to obtain an accurate binary signal conforming to the logic.

本発明の目的は、ツェナー特性を有する半導体素子群の
中の任意の半導体素子のジャンクションを論理に応じて
短絡しても、ジャンクションの短絡の有無に応じた正確
な2値信号を出力することができるプログラマブルROM
を提供することにある。
An object of the present invention is to output an accurate binary signal according to the presence / absence of a short circuit in the junction even if the junction of any semiconductor element in the semiconductor element group having the Zener characteristic is short-circuited according to the logic. Programmable ROM
To provide.

〔課題を解決するための手段〕[Means for Solving the Problems]

前記目的を達成するために、本発明は、ツェナー特性を
示すジャンクションの短絡の有無に応じて異なる電圧を
出力する複数の半導体素子と、各半導体素子に一定電流
を供給する定電流源と、各半導体素子にジャンクション
短絡用の信号を個別に印加するための短絡回路と、前記
半導体素子のうちジャンクションが未短絡状態の半導体
素子と前記短絡回路からの信号によりジャンクションが
短絡された半導体素子の出力電圧をそれぞれ設定電圧と
比較し各比較結果を2値信号で出力する比較器とを備
え、前記設定電圧は、前記各半導体素子のツェナー電圧
の最小値よりも低く、かつジャンクションが短絡された
半導体素子の出力電圧の最大値よりも高い電圧に設定さ
れているプログラマブルROMを構成したものである。
In order to achieve the above-mentioned object, the present invention provides a plurality of semiconductor elements that output different voltages depending on the presence or absence of a short circuit of a junction showing zener characteristics, a constant current source that supplies a constant current to each semiconductor element, and A short circuit for individually applying a signal for junction short circuit to the semiconductor element, a semiconductor element of the semiconductor element in which the junction is not short-circuited, and an output voltage of the semiconductor element in which the junction is short-circuited by the signal from the short circuit And a comparator that outputs each comparison result as a binary signal, the set voltage being lower than the minimum value of the Zener voltage of each semiconductor element, and the semiconductor element having a junction short-circuited. Is a programmable ROM that is set to a voltage higher than the maximum value of the output voltage of.

〔作用〕[Action]

前記した手段によれば、半導体素子群のうち論理に応じ
て指定された半導体素子のジャンクションに短絡回路を
介して短絡用の信号が印加されると、指定の半導体素子
のジャンクションが短絡される。この後定電流源から各
半導体素子に一定電流が供給されると、ジャンクション
が未短絡状態の半導体素子の出力電圧はツェナー電圧に
維持され、ジャンクションが短絡された半導体素子の出
力電圧はツェナー電圧よりも低い低電圧になる。そし
て、各半導体素子の出力電圧は比較器によって設定電圧
とそれぞれ比較され、比較聞からは、ジャンクションの
短絡の有無に応じた比較結果が2値信号で出力される。
この場合、設定電圧は、各半導体素子のツェナー電圧の
最小値よりも低く、かつジャンクションが短絡された半
導体素子の出力電圧の最大値よりも高い電圧に設定され
ている。このため、半導体素子のツェナー電圧が低い方
にばらついても、ツェナー電圧が設定電圧よりも低くな
ることはなく、又、ジャンクションの短絡に伴う半導体
素子の動作抵抗の値が大きい方にばらついても、半導体
素子の出力電圧が設定電圧よりも高くなることはない。
従って、ツェナー電圧がばらついたり、ジャンクション
の短絡に伴う半導体素子の動作抵抗の値がばらついたり
しても、論理に適合した正確な2値信号を出力すること
ができる。
According to the above-mentioned means, when the short-circuiting signal is applied to the junction of the semiconductor element designated according to the logic in the semiconductor element group through the short circuit, the junction of the designated semiconductor element is short-circuited. After this, when a constant current is supplied to each semiconductor element from the constant current source, the output voltage of the semiconductor element whose junction is not short-circuited is maintained at the Zener voltage, and the output voltage of the semiconductor element whose junction is short-circuited is more than the Zener voltage. Becomes a low voltage. Then, the output voltage of each semiconductor element is respectively compared with the set voltage by the comparator, and the comparison result according to the presence or absence of the short circuit of the junction is output as a binary signal.
In this case, the set voltage is set to a voltage lower than the minimum value of the Zener voltage of each semiconductor element and higher than the maximum value of the output voltage of the semiconductor element whose junction is short-circuited. Therefore, even if the zener voltage of the semiconductor element varies toward the lower side, the zener voltage does not become lower than the set voltage, and even if the operating resistance value of the semiconductor element due to the short circuit of the junction varies toward the higher side. The output voltage of the semiconductor element never becomes higher than the set voltage.
Therefore, even if the Zener voltage varies or the value of the operating resistance of the semiconductor element varies due to the short circuit of the junction, an accurate binary signal suitable for the logic can be output.

〔実施例〕〔Example〕

以下、本発明の実施例を図面に基づいて詳細に説明す
る。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

第1図には、3ビツトの情報を格納するに好適な実施例
の構成が示されている。第1図において、ツエナーダイ
オードZD0,ZD1,ZD2はそれぞれトランジスタのベース・
エミツタ接合ダイオードを用いたものであり、カソード
(ベース)側が抵抗R10を介して接地されていると共に
トリム用パツドCOMに接続されている。一方、アノード
(エミツタ)側はダイオードD10,D11,D12を介してそれ
それMOSトランジスタCC0,CC1,CC2に接続されていると共
に抵抗R20,R21,R22を介してそれぞれダイオードD20,D2
1,D22、インバータI0,I1,I2に接続されている。さら
に、ツエナーダイオードZD0,ZD1,ZD2のアノード側はそ
れぞれトリム用パツドPAD0,PAD1,PAD2にそれぞれ接続さ
れている。ダイオードD10,D11,D12は、トリム用パツドP
AD0,PAD1,PAD2とトリム用パツドCOM間にプロービイング
によつて電流・電圧パルスが印加されたときMOSトラン
ジスタCC0,CC1,CC2が耐圧破壊を生じるのを防止するた
めに挿入されており、又抵抗R10はこのときの回り込み
電流を制限するために設けられている。又、抵抗R20,R2
1,R22及びダイオードD20,D21,D22はインバータI0,I1,I2
の入力側を保護するために挿入されている。
FIG. 1 shows the configuration of a preferred embodiment for storing 3-bit information. In Fig. 1, Zener diodes ZD0, ZD1, and ZD2 are the bases of the transistors, respectively.
It uses an emitter junction diode, and the cathode (base) side is grounded via a resistor R10 and is connected to the trim pad COM. On the other hand, the anode (emitter) side is connected to the MOS transistors CC0, CC1 and CC2 via diodes D10, D11 and D12, respectively, and is also connected to the diodes D20 and D2 via resistors R20, R21 and R22, respectively.
1, D22 and inverters I0, I1, I2 are connected. Further, the anode sides of the Zener diodes ZD0, ZD1, ZD2 are connected to the trim pads PAD0, PAD1, PAD2, respectively. Diodes D10, D11, D12 are trim pad P
The MOS transistors CC0, CC1, CC2 are inserted between AD0, PAD1, PAD2 and the pad for trim COM to prevent breakdown of the MOS transistors CC0, CC1, CC2 when a current / voltage pulse is applied by probing. The resistor R10 is provided to limit the sneak current at this time. Also, resistors R20 and R2
1, R22 and diodes D20, D21, D22 are inverters I0, I1, I2
Has been inserted to protect the input side of.

MOSトランジスタCC0,CC1,CC2はMOSトランジスタCMとカ
レントミラー回路を構成し、ツエナーダイオードZD0,ZD
1,ZD2に一定電流を供給する定電流源として機能してい
る。MOSトランジスタCMはダイオードDM,抵抗RMを介して
接地されており、抵抗RMの値によつて定電流源の電流値
が調整されるようになつている。なお、ダイオードDMは
MOSトランジスタCM,CC0,CC1,CC2のアーリー電圧を調整
するために挿入されている。
MOS transistors CC0, CC1 and CC2 form a current mirror circuit with MOS transistor CM, and zener diodes ZD0 and ZD
It functions as a constant current source that supplies a constant current to 1 and ZD2. The MOS transistor CM is grounded via the diode DM and the resistor RM, and the current value of the constant current source is adjusted by the value of the resistor RM. The diode DM is
It is inserted to adjust the Early voltage of the MOS transistors CM, CC0, CC1, CC2.

比較器としてのインバータI0,I1,I2はそれぞれツエナー
ダイオードZD0,ZD1,ZD2の出力電圧と設定電圧とを比較
し、各比較結果を2値信号でデコーダ200へ出力するよ
うになつている。各インバータI0,I1,I2の設定電圧はツ
エナーダイオードZD0,ZD1,ZD2のツエナー電圧の最小値
よりも低く、かつジヤンクシヨンが短絡されたツエナー
ダイオードの出力電圧の最大値よりも高い電圧で設定さ
れている。即ち、第2図に示されるように、定電流源か
ら各ツエナーダイオードに供給される設定電流がIc〜I
c′の範囲でばらつき、ツエナー電圧VHが4.2〜V2.2Vの
範囲でばらついたり、あるいはジヤンクシヨンが短絡さ
れたツエナーダイオードの動作抵抗ronが数10Ω〜数10K
Ωでばらつき、ジヤンクシヨンが短絡されたツエナーダ
イオードの出力電圧VLが0.2mV〜0.2Vの範囲でばらつい
たときも考慮して、1Vに設定されている。即ち、ツェナ
ー電圧が低い方にばらついてもツェナー電圧が設定電圧
より低くなったり、ジャンクションが短絡されたツェナ
ーダイオードの動作抵抗の値が大きい方にばらついても
ツェナーダイオードの出力電圧が設定電圧より高くなっ
たりすることがないように、設定電圧は1Vに設定されて
いる。
The inverters I0, I1, I2 as comparators compare the output voltage of the Zener diodes ZD0, ZD1, ZD2 with the set voltage, and output each comparison result to the decoder 200 as a binary signal. The set voltage of each inverter I0, I1, I2 is set lower than the minimum value of Zener voltage of Zener diode ZD0, ZD1, ZD2 and higher than the maximum value of output voltage of Zener diode whose junction is short-circuited. There is. That is, as shown in FIG. 2, the set current supplied from the constant current source to each Zener diode is Ic to Ic.
variation in the range of c ', Zener voltage V H is dynamic resistance ron several 10Ω~ number 10K of variation or, or Jiyankushiyon is shorted zener diode in the range of 4.2~V2.2V
It is set to 1V in consideration of the case where the output voltage V L of the zener diode with the variation of Ω and the junction short-circuited varies from 0.2mV to 0.2V. That is, even if the Zener voltage varies to the lower side, the Zener voltage becomes lower than the set voltage, or the output voltage of the Zener diode becomes higher than the set voltage even if the operating resistance of the Zener diode with the short-circuited junction varies to the higher side. The set voltage is set to 1V so that it will not be damaged.

デコーダ200はインバータI0,I1,I2の出力レベルに応じ
てスイツチSW0〜SW7の接点を閉じるように構成されてい
る。例えば、インバータI0,I1,I2の出力レベルが“0",
“0",“0"のときにはスイツチSW0の接点を閉じ、出力レ
ベルが“0",“0",“1"のときにはスイツチSW1の接点を
閉じ、出力レベル“1",“1",“1"のときにはスイツチSW
7の接点を示閉る。これにより出力端子Voutからは0、1
/8VREF〜7/8VREFの電圧が出力される。
The decoder 200 is configured to close the contacts of the switches SW0 to SW7 according to the output levels of the inverters I0, I1, I2. For example, if the output level of the inverters I0, I1, I2 is "0",
When the output level is "0", "0", the switch SW0 contact is closed. When the output level is "0", "0", "1", the switch SW1 contact is closed, and the output level is "1", "1", " Switch SW for 1 "
Close the 7 contacts. As a result, 0, 1 from the output terminal Vout
/ 8V REF to 7 / 8V REF voltage is output.

以上の構成において、通常、ツエナーダイオードZD0,ZD
1,ZD2にはそれぞれMOSトランジスタCC0,CC1,CC2から一
定電流ICが供給されているため、ツエナーダイオードZD
0,ZD1,ZD2の出力からはツエナー電圧VHが発生する。こ
のためインバータI0,I1,I2の出力レベルは全て“0"とな
る。
In the above configuration, usually Zener diodes ZD0, ZD
Since constant current I C is supplied to MOS transistors CC0, CC1 and CC2 to 1 and ZD2 respectively, zener diode ZD
A zener voltage V H is generated from the outputs of 0, ZD1 and ZD2. Therefore, the output levels of the inverters I0, I1, I2 are all "0".

ここで、短絡回路を構成するトリム用パッドPAD1とCOM
間に電流・電圧パルスを印加すると、ツエナーダイオー
ドZD1がブレークダウンをおこし、ツエナーダイオードZ
D1のジヤンクシヨンが短絡状態となる。これによりツエ
ナーダイオードZD1は低抵抗の抵抗素子と等価な素子と
なり、ツエナーダイオードZD1の出力電圧は低電圧VL
なる。この電圧VLは電流ICを10μAに設定した場合、0.
2mV〜0.2Vの範囲内にあるため、インバータI1の出力レ
ベルは“0"から“1"に反転する。このためデコーダ200
からの指令によつてスイツチSW2の接点が閉じ、出力端
子Voutからは2/8REFの電圧が出力される。
Here, the pads for trim PAD1 and COM
When a current / voltage pulse is applied between them, the Zener diode ZD1 breaks down and the Zener diode ZD1
The junction of D1 is short-circuited. As a result, the Zener diode ZD1 becomes an element equivalent to a low resistance resistance element, and the output voltage of the Zener diode ZD1 becomes the low voltage V L. This voltage V L is 0 when the current I C is set to 10 μA.
Since it is within the range of 2mV to 0.2V, the output level of the inverter I1 is inverted from "0" to "1". For this reason the decoder 200
In response to a command from the switch SW2, the contact of the switch SW2 is closed, and a voltage of 2/8 REF is output from the output terminal Vout.

このように、本実施例においてはツエナーダイオードZD
0,ZD1,ZD2にそれぞれ一定電流を供給して各ツエナーダ
イオードの出力電圧を検出するようにしたため、ツエナ
ー電圧がばらついたり、ツエナーダイオードの動作抵抗
がばらついたりしても、ジヤンクシヨンの短絡の有無に
応じてツエナーダイオードの出力電圧を正確に検出する
ことができる。
Thus, in this embodiment, the Zener diode ZD
Since a constant current is supplied to each of 0, ZD1, and ZD2 to detect the output voltage of each Zener diode, even if the Zener voltage varies or the operating resistance of the Zener diode varies, the presence or absence of a short circuit in the junction Accordingly, the output voltage of the Zener diode can be accurately detected.

又、ツエナーダイオードのジヤンクシヨンを短絡するザ
ツピング処理を行う場合、ツエナーダイオードZD0〜ZD2
のカソード側がそれぞれトリム用パツドCOMに接続され
ているので、複数のツエナーダイオードをまとめてザツ
ピング処理することができ、ザツピング処理の迅速化を
図ることができると共にザツピング用の電源設備を簡素
化することができる。
In addition, when performing the zapping process to short the junction of the zener diode, zener diodes ZD0 to ZD2
Since the cathode side of each is connected to the trim pad COM, multiple zener diodes can be collectively zapped, which can speed up the zapping process and simplify the power supply equipment for the zapping. You can

又、第3図に示されるように、MOSトランジスタCC0,CC
1,CC2,CMとツエナーダイオードZD0,ZD1,ZD2の位置を逆
にして定電流回路を構成しても、前記実施例と同様な効
果を得ることができる。
Also, as shown in FIG. 3, MOS transistors CC0, CC
Even if the constant current circuit is configured by reversing the positions of 1, CC2, CM and the Zener diodes ZD0, ZD1, ZD2, the same effect as in the above embodiment can be obtained.

又、第4図に示されるように、インバータI0,I1,I2の代
りにコンパレータCMP0,CMP1,CMP2を用いると共にMOSト
ランジスタCC0,CC1,CC2,CMの代わりに抵抗R100,R101,R1
02,RNを用いても、前記実施例と同様な効果を得ること
ができる。なお、抵抗R100,R101,R102は定電流源を構成
するために、高抵抗のもので構成されている。即ち、ツ
エナーダイオードZD0,ZD1,ZD2の開放状態における抵抗
をroff、短絡状態における抵抗をron、抵抗R100,R101,R
102の抵抗RLとし、これが、roff<RL<ronの関係を満た
せば、抵抗RLは大きく設定できるので、抵抗R100〜R102
は定電流源とみなすことができる。
Further, as shown in FIG. 4, comparators CMP0, CMP1, CMP2 are used instead of the inverters I0, I1, I2, and resistors R100, R101, R1 are used instead of the MOS transistors CC0, CC1, CC2, CM.
Even if 02 and RN are used, it is possible to obtain the same effect as that of the above-mentioned embodiment. The resistors R100, R101, R102 are of high resistance so as to form a constant current source. That is, the resistance of the Zener diodes ZD0, ZD1, and ZD2 in the open state is roff, the resistance in the short-circuited state is ron, and the resistors R100, R101, R
If the resistance R L of 102 is satisfied, and if this satisfies the relationship of roff <R L <ron, the resistance R L can be set to a large value.
Can be regarded as a constant current source.

又、コンパレータCMP0〜CMP2の設定電流は抵抗RNとRMの
比で任意に設定できる。このため、コンパレータCMP0〜
CMP2の設定電圧を1Vとすれば、前記実施例と同様な効果
を得ることができる。
Further, the set currents of the comparators CMP0 to CMP2 can be arbitrarily set by the ratio of the resistors RN and RM. Therefore, comparator CMP0 ~
If the set voltage of CMP2 is set to 1V, the same effect as that of the above embodiment can be obtained.

又、前記各実施例においては、ツエナーダイオードZD0
〜ZD2としてトランジスタのベース・エミツタ接合ダイ
オードを用いたものについて述べたが、トランジスタの
コレクタをベースに接続しても同様な効果を得ることが
できる。又さらにNPN型のトランジスタでなくても、PNP
型のトランジスタを用いることもできる。又さらに、I0
〜I2には、単チヤネルMOSトランジスタやMOSトランジス
タを用いることができる。
In each of the above embodiments, the Zener diode ZD0
Although ~ ZD2 described above uses the transistor base-emitter junction diode, the same effect can be obtained by connecting the transistor collector to the base. Even if it is not an NPN type transistor,
Type transistors can also be used. Furthermore, I0
For ~ I2, a single channel MOS transistor or a MOS transistor can be used.

又、ダイオードDM,D10〜D12,D20〜D22としては、耐圧の
高いベース・コレクタ接合ダイオードを使用することが
望ましく、この場合エミツターをベースに接合しても同
様な効果を得ることができる。
Further, as the diodes DM, D10 to D12, D20 to D22, it is desirable to use a base-collector junction diode having a high breakdown voltage. In this case, the same effect can be obtained even if the emitter is joined to the base.

又さらに本実施例のものはm:nのマトリクス構成のもの
に適用することができる。
Furthermore, the present embodiment can be applied to an m: n matrix structure.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明によれば、各半導体素子に
一定電流を供給すると共に、各半導体素子の出力電圧と
設定電圧とをそれぞれ比較し、ジャンクションの短絡の
有無に応じた比較結果を2値信号で検出し、しかも、設
定電圧を、各半導体素子のツェナー電圧の最小値よりも
低く、かつジャンクションが短絡された半導体素子の出
力電圧の最大値よりも高い電圧に設定したため、半導体
素子のツェナー電圧がばらついたり、ジャンクションの
短絡に伴う半導体素子の動作抵抗の値がばらついたりし
ても、論理に適合した正確な2値信号をディジタル情報
として出力することができる。
As described above, according to the present invention, a constant current is supplied to each semiconductor element, the output voltage of each semiconductor element is compared with the set voltage, and the comparison result according to the presence or absence of a junction short-circuit is calculated. It is detected by the value signal and the set voltage is set to a voltage lower than the minimum value of the Zener voltage of each semiconductor element and higher than the maximum value of the output voltage of the semiconductor element whose junction is short-circuited. Even if the Zener voltage varies or the value of the operating resistance of the semiconductor element varies due to the short circuit of the junction, an accurate binary signal conforming to the logic can be output as digital information.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の一実施例を示す構成図、第2図は電圧
と電流との関係を示すツエナーダイオードの特性図、第
3図は本発明の実施例を示す構成図、第4図は本発明の
さらに他の実施例を示す構成図である。 ZD0,ZD1,ZD2……ツエナーダイオード、I0,I1,I2……イ
ンバータ、CC0,CC1,CC2,CM……MOSトランジスタ、COM,P
AD0,PAD1,PAD2……トリム用パツド、CMP0,CMP1,CMP2…
…コンパレータ、200……デコーダ。
FIG. 1 is a configuration diagram showing an embodiment of the present invention, FIG. 2 is a characteristic diagram of a Zener diode showing a relationship between voltage and current, and FIG. 3 is a configuration diagram showing an embodiment of the present invention, FIG. FIG. 6 is a configuration diagram showing still another embodiment of the present invention. ZD0, ZD1, ZD2 …… Zener diode, I0, I1, I2 …… Inverter, CC0, CC1, CC2, CM …… MOS transistor, COM, P
AD0, PAD1, PAD2 …… Pad for trim, CMP0, CMP1, CMP2…
… Comparator, 200… Decoder.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】ツェナー特性を示すジャンクションの短絡
の有無に応じて異なる電圧を出力する複数の半導体素子
と、各半導体素子に一定電流を供給する定電流源と、各
半導体素子にジャンクション短絡用の信号を個別に印加
するための短絡回路と、前記半導体素子のうちジャンク
ションが未短絡状態の半導体素子と前記短絡回路からの
信号によりジャンクションが短絡された半導体素子の出
力電圧をそれぞれ設定電圧と比較し各比較結果を2値信
号で出力する比較器とを備え、前記設定電圧は、前記各
半導体素子のツェナー電圧の最小値よりも低く、かつジ
ャンクションが短絡された半導体素子の出力電圧の最大
値よりも高い電圧に設定されているプログラマブルRO
M。
1. A plurality of semiconductor elements that output different voltages depending on the presence or absence of a short circuit of a junction showing zener characteristics, a constant current source that supplies a constant current to each semiconductor element, and a junction short circuit for each semiconductor element. Short circuit for applying signals individually, output voltage of the semiconductor element of which the junction is not short-circuited among the semiconductor elements and the semiconductor element of which the junction is short-circuited by the signal from the short circuit are respectively compared with the set voltage. A comparator for outputting each comparison result as a binary signal, wherein the set voltage is lower than the minimum value of the Zener voltage of each of the semiconductor elements and is higher than the maximum value of the output voltage of the semiconductor element whose junction is short-circuited. Programmable RO that is also set to a high voltage
M.
JP26463286A 1986-11-06 1986-11-06 Programmable ROM Expired - Lifetime JPH0711920B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26463286A JPH0711920B2 (en) 1986-11-06 1986-11-06 Programmable ROM

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26463286A JPH0711920B2 (en) 1986-11-06 1986-11-06 Programmable ROM

Publications (2)

Publication Number Publication Date
JPS63119099A JPS63119099A (en) 1988-05-23
JPH0711920B2 true JPH0711920B2 (en) 1995-02-08

Family

ID=17406041

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26463286A Expired - Lifetime JPH0711920B2 (en) 1986-11-06 1986-11-06 Programmable ROM

Country Status (1)

Country Link
JP (1) JPH0711920B2 (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57191900A (en) * 1981-05-22 1982-11-25 Hitachi Ltd Method for junction destructive prom test
JPS60223323A (en) * 1984-04-20 1985-11-07 Hitachi Ltd Semiconductor integrated circuit device

Also Published As

Publication number Publication date
JPS63119099A (en) 1988-05-23

Similar Documents

Publication Publication Date Title
US4954917A (en) Power transistor drive circuit with improved short circuit protection
JPH02504694A (en) Darlington amplifier with fast turn-off
US5250854A (en) Bitline pull-up circuit operable in a low-resistance test mode
US4384219A (en) Voltage comparator hysteresis control circuit
US4706010A (en) Linear solar array voltage control system
US4383248A (en) Latchable fast settling digital to analog converter bit switch
US5034631A (en) TTL compatible output circuit with a high switching speed
JPH0711920B2 (en) Programmable ROM
US4618782A (en) Transistor power amplifier having reduced switching times
US5912496A (en) Semiconductor device having power MOS transistor including parasitic transistor
EP0359171A2 (en) Circuit for sensing the transistor current waveform
US4745308A (en) Non-inverting three state TTL logic with improved switching from a high impedance state to an active high state
JPH06343036A (en) Multiplexer circuit
US3430075A (en) Highly stable pulse generator
EP2161761A2 (en) Relay circuit
US4758820A (en) Semiconductor circuit
JP4099557B2 (en) Digital / analog conversion circuit
US4644186A (en) Fast switching circuit for lateral PNP transistors
US20020079519A1 (en) Power semiconductor device, power arm and inverter circuit
US4827156A (en) Non-overlapping switch drive in push-pull transistor circuit
JPH0714130B2 (en) Monolithically integrated protection circuit device for fault voltage generated in signal line
US6236547B1 (en) Zener zapping device and zener zapping method
JPH0233210B2 (en)
JPH033320B2 (en)
JPH0241931B2 (en)