JPH07120223B2 - Current source device - Google Patents
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- JPH07120223B2 JPH07120223B2 JP1167862A JP16786289A JPH07120223B2 JP H07120223 B2 JPH07120223 B2 JP H07120223B2 JP 1167862 A JP1167862 A JP 1167862A JP 16786289 A JP16786289 A JP 16786289A JP H07120223 B2 JPH07120223 B2 JP H07120223B2
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Description
【発明の詳細な説明】 〔概要〕 電流源装置に関し、 多段接続したカレントミラー回路の最終段のPNP型トラ
ンジスタを大面積化することなく、所望の大電流を得る
ことができ、集積回路への搭載性を向上した電流源装置
を提供することを目的とし、 PNP型トランジスタからなるPNP型カレントミラー回路
と、NPN型トランジスタからなるNPN型カレントミラー回
路と、を交互に複数段接続して構成する電流源装置にお
いて、初段のPNP型カレントミラー回路の入力に第１のN
PNトランジスタのベースを接続するとともに、該第１の
NPNトランジスタのエミッタに基準電流を流し、最終段
のPNP型カレントミラー回路の出力に前記第１のNPNトラ
ンジスタと電流増幅率の等しい第２のNPNトランジスタ
のベースを接続し、該第２のNPNトランジスタのエミッ
タから出力電流を取り出すように構成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] With respect to a current source device, a desired large current can be obtained without increasing the area of a PNP transistor at the final stage of a multistage connected current mirror circuit. Aiming to provide a current source device with improved mountability, a PNP type current mirror circuit consisting of PNP type transistors and an NPN type current mirror circuit consisting of NPN type transistors are alternately connected in multiple stages. In the current source device, the first NNP is connected to the input of the first-stage PNP type current mirror circuit.
The base of the PN transistor is connected and the first
A reference current is passed through the emitter of the NPN transistor, and the base of a second NPN transistor having a current amplification factor equal to that of the first NPN transistor is connected to the output of the final stage PNP type current mirror circuit, and the second NPN transistor is connected. The output current is taken out from the emitter of.
〔産業上の利用分野〕 本発明は、電流源装置に関し、特に、カレントミラー回
路を複数段接続して電流比を大きくとり、大電流を出力
する電流源装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current source device, and more particularly to a current source device that outputs a large current by connecting a plurality of stages of current mirror circuits to obtain a large current ratio.
バイアス用の定電流源（Current Source）や定電流負荷
（Current Source load）あるいは電流比の分配など、
アナログ回路において増幅回路とともに広く用いられて
いる基本回路にカレントミラー回路（Current mirror c
ircuit）がある。Biased constant current source (Current Source), constant current load (Current Source load), current ratio distribution, etc.
The current mirror circuit (Current mirror c
ircuit) is available.
第５図はカレントミラー回路の基本構成図で、PNP型カ
レントミラー回路を示す図である。この図において、一
対のPNP型トランジスタT1、T2を同一寸法とすると、T1
のコレクタに加えた基準電流Irefに対して、T2のコレク
タにはIout＝Irefの電流が鏡影されたように流れる。こ
れは、T1とT2のベース−エミッタ間電圧が等しく、T1の
コレク−ベース間を接続したベース電流がコレクタ電流
に比べて無視できる場合に成立する。FIG. 5 is a basic configuration diagram of a current mirror circuit, showing a PNP type current mirror circuit. In this figure, if the pair of PNP type transistors T 1 and T 2 have the same size, then T 1
The current of I out = I ref flows like a mirror image in the collector of T 2 with respect to the reference current I ref applied to the collector of T 2 . This holds when the base-emitter voltages of T 1 and T 2 are equal and the base current connecting the collector and base of T 1 can be ignored compared to the collector current.
一方、Irefに対して所望電流比倍したIoutを得るために
は、T1とT2のエミッタ面積を異なるものにする。On the other hand, in order to obtain I out that is the desired current ratio times I ref , the emitter areas of T 1 and T 2 are made different.
ここで、T1、T2のエミッタ面積比をｎとすると、第５図
の回路中の各電流の値は、以下のようにして求められ
る。但し、トランジスタTi（i:1あるいは２）のコレク
タ電流をIci、ベース電流をIBi、エミッタ電流をIEiと
し、熱電圧VTを とする（但し、k:ボルツマン定数,T:絶対温度,q:電子の
電荷量）。すなわち、T1のベース−エミッタ間電圧VBE1
およびT2のベース−エミッタ間電圧VBE2は、 但し、Is:逆方向飽和電流 で求められ、T2のエミッタ電流IE2は、T1のエミッタ電
流IE1のｎ倍となる（次式）。Here, assuming that the emitter area ratio of T 1 and T 2 is n, the value of each current in the circuit of FIG. 5 can be obtained as follows. However, the collector current of the transistor Ti (i: 1 or 2) is I ci , the base current is I Bi , the emitter current is I Ei , and the thermal voltage V T is Where (k: Boltzmann constant, T: absolute temperature, q: electron charge). That is, the base-emitter voltage V BE1 of T 1
And the base-emitter voltage V BE2 of T 2 is However, I s: determined in reverse saturation current, the emitter current I E2 of T 2 are made n times the emitter current I E1 of the T 1 (the following equation).
（∵IE1≫Is,IE2≫Is） また、基準電流Irefは、 で求められ、出力電流Ioutは、 で求められる。 (∵I E1 >> I s , I E2 >> I s ) Also, the reference current I ref is The output current I out is calculated by Required by.
したがって、ｎに比べて、hfeが充分に大きければ、 となり、T1とT2のエミッタ面積比ｎ倍のIrefがIoutとし
て得られる。Therefore, if hfe is large enough compared to n, Therefore, I ref, which is n times the emitter area ratio of T 1 and T 2 , is obtained as I out .
このように、T1とT2のエミッタ面積比を大きくすれば、
大きなIoutを得ることができるのであるが、実際上、一
つのカレントミラー回路のエミッタ面積比を無制限に大
きくすることは不可能で、Ioutを所望の大きさにするの
に限界があった。そこで、カレントミラー回路を多段に
接続し、大電流を得ることが行われる。Thus, by increasing the emitter area ratio of T 1 and T 2 ,
It is possible to obtain a large I out , but in reality it is impossible to increase the emitter area ratio of one current mirror circuit indefinitely, and there was a limit to making I out the desired size. . Therefore, current mirror circuits are connected in multiple stages to obtain a large current.
第６図は、３段のカレントミラー回路M1〜M3を備えた従
来例である。M1およびM3はPNP型トランジスタT3〜T6を
一対づつ備え、また、M2はNPN型トランジスタT7、T8を
一対備える。FIG. 6 shows a conventional example provided with three stages of current mirror circuits M 1 to M 3 . M 1 and M 3 are provided with a pair of PNP type transistors T 3 to T 6 , and M 2 is provided with a pair of NPN type transistors T 7 and T 8 .
このような構成において、各M1〜M3のコレクタ電流
Ic4、Ic8、Ioutは、前式から、 となり、したがって、出力電流Ioutは、 Iout＝n1・n2・n3・Iref …… 但し、n1:M1のエミッタ面積比 n2:M2のエミッタ面積比 n3:M3のエミッタ面積比 となる。すなわち、複数のM1〜M3を重ね合わせることに
より、各M1〜M3のエミッタ面積比の席（n1・n2・n3）を
Irefに掛けた大きさの電流がIoutとして得られ、比較的
に大きな出力電流Ioutを容易に得ることができる。In such a configuration, the collector current of each M 1 ~M 3
I c4 , I c8 and I out are Therefore, the output current I out is I out = n 1 · n 2 · n 3 · I ref …… However, n 1 : M 1 emitter area ratio n 2 : M 2 emitter area ratio n 3 : M The emitter area ratio is 3 . That is, by stacking a plurality of M 1 to M 3 , the seats (n 1 · n 2 · n 3 ) of the emitter area ratio of each M 1 to M 3 can be obtained.
A current having a magnitude multiplied by I ref is obtained as I out , and a relatively large output current I out can be easily obtained.
しかしながら、このような従来の電流源装置にあって
は、各M1〜M3のエミッタ面積比に応じて倍増された電流
を、最終段のM3のPNP型トランジスタT6から取り出す構
成となっていたため、比較的に大きな電流のIout（Iout
＝n1・n2・n3・Iref）が、T6を流れることになり、PNP
型トランジスタT6の素子サイズが大きなものになってい
た。この結果、特に、チップ面積が増大し、集積回路へ
の搭載性の面で問題があった。However, in such a conventional current source device, the current doubled according to the emitter area ratio of each M 1 to M 3 is taken out from the PNP transistor T 6 of the final M 3. Therefore , I out (I out
= N 1 · n 2 · n 3 · I ref ) will flow through T 6 and the PNP
The device size of the type transistor T 6 was large. As a result, in particular, the chip area is increased and there is a problem in terms of mountability on an integrated circuit.
本発明は、このような問題点に鑑みてなされたもので、
多段接続したカレントミラー回路の最終段のPNP型トラ
ンジスタを大面積化することなく、所望の大電流を得る
ことができ、集積回路への搭載性を向上した電流源装置
を提供することを目的としている。The present invention has been made in view of such problems,
Aiming to provide a current source device capable of obtaining a desired large current without increasing the area of the final stage PNP type transistor of the current mirror circuit connected in multiple stages and improving mountability in an integrated circuit. There is.
本発明の係る電流源装置は上記目的を達成するために、
PNP型トランジスタからなるPNP型カレントミラー回路
と、NPN型トランジスタからなるNPN型カレントミラー回
路と、を交互に複数段接続して構成する電流源装置にお
いて、初段のPNP型カレントミラー回路の入力に第１のN
PNトランジスタのベースを接続するとともに、該第１の
NPNトランジスタのエミッタに基準電流を流し、最終段
のPNP型カレントミラー回路の出力に前記第１のNPNトラ
ンジスタと電流増幅率の等しい第２のNPNトランジスタ
のベースを接続し、該第２のNPNトランジスタのエミッ
タから出力電流を取り出すように構成している。In order to achieve the above object, the current source device according to the present invention,
In a current source device that is configured by alternately connecting multiple PNP-type current mirror circuits consisting of PNP-type transistors and NPN-type current mirror circuits consisting of NPN-type transistors, input the first PNP-type current mirror circuit to the input. N of 1
The base of the PN transistor is connected and the first
A reference current is passed through the emitter of the NPN transistor, and the base of a second NPN transistor having a current amplification factor equal to that of the first NPN transistor is connected to the output of the final stage PNP type current mirror circuit, and the second NPN transistor is connected. The output current is taken out from the emitter of the.
本発明に係る電流源装置では、基準電流Irefが、入力側
の第１のNPN型トランジスタによって（1/hfe＋１）倍の
電流に変えられ、この電流が複数段のカレントミラー回
路によって所定の電流比倍にされたあと、出力側の第２
のNPN型トランジスタによって（１＋hfe）倍されて出力
される。In the current source device according to the present invention, the reference current I ref is changed to (1 / hfe + 1) times the current by the first NPN transistor on the input side, and this current is changed to a predetermined current by the multi-stage current mirror circuit. After being doubled, the second output side
It is multiplied by (1 + hfe) and output by NPN transistor.
したがって、最終段のカレントミラー回路では、（１＋
hfe）倍される前の電流が流れることになり、当該カレ
ントミラー回路のトランジスタ面積を小さくすることが
できる。Therefore, in the final stage current mirror circuit, (1+
hfe) The current before being multiplied will flow, and the transistor area of the current mirror circuit can be reduced.
また、当然ながら出力側の第２のNPN型トランジスタに
は大電流のIoutが流れることになるが、PNP型のトラン
ジスタよりもNPN型のトランジスタ面積ははるかに小さ
いので、出力側のNPN型トランジスタのサイズ的な問題
はない。Of course, a large current I out will flow through the output-side second NPN-type transistor, but since the NPN-type transistor area is much smaller than the PNP-type transistor, the output-side NPN-type transistor There is no size problem.
以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be described with reference to the drawings.
第１図は本発明に係る電流源装置の一実施例を示す図で
あり、３段のカレントミラー回路を備えたものに適用し
た例である。FIG. 1 is a diagram showing an embodiment of a current source device according to the present invention, which is an example applied to a device having a three-stage current mirror circuit.
第１図におて、M11は一対のPNP型トランジスタT10,T11
からなるエミッタ面積比n1のPNP型カレントミラー回
路、M12は一対のNPN型トランジスタT12,T13からなるエ
ミッタ面積比n2のNPNカレントミラー回路、M13は一対の
PNP型トランジスタT14,T15からなるエミッタ面積比n3の
PNP型カレントミラー回路であり、これらは、M11,M12,M
13の順に多段に接続されている。In FIG. 1, M 11 is a pair of PNP type transistors T 10 and T 11.
Consisting of a PNP current mirror circuit with an emitter area ratio of n 1 , M 12 is a pair of NPN type transistors T 12 and T 13 with an emitter area ratio of n 2 is an NPN current mirror circuit, and M 13 is a pair.
The emitter area ratio n 3 consisting of PNP type transistors T 14 and T 15
PNP type current mirror circuit, these are M 11 , M 12 , M
It is connected in multiple stages in the order of 13 .
一方、Tiは入力側のNPN型トランジスタ（第１のNPNトラ
ンジスタ）、Toは出力側のNPN型トランジスタ（第２のN
PNトランジスタ）で、TiのベースはT10のコレクタとベ
ースおよびT11のベースに接続され、エミッタは基準電
流Irefを流す電流源10に接続されている。また、T0のベ
ースは、T15のコレクタに接続され、エミッタは図外の
負荷回路に接続されている。On the other hand, Ti is the input NPN transistor (first NPN transistor), and To is the output NPN transistor (second NPN transistor).
PN transistor), the base of Ti is connected to the collector and base of T 10 and the base of T 11 , and the emitter is connected to a current source 10 which carries a reference current I ref . The base of T 0 is connected to the collector of T 15 , and the emitter is connected to a load circuit (not shown).
このような構成において、初段のカレントミラー回路M
11を流れる電流、すなわちTiのベース電流IBiは、 で表される。ここで、IEiはTiのエミッタ電流であり、I
Ei＝Irefであるから、上式は次式のように表され
る。In such a configuration, the first stage current mirror circuit M
The current flowing through 11 , that is, the base current I Bi of Ti is It is represented by. Where I Ei is the emitter current of T i
Since Ei = I ref , the above equation is expressed as the following equation.
すなわち、初段のM11に流れる電流は、基準電流IrefをT
iの電流増幅率（hfe）分の１倍 した電流（IBi）に相当する。 That is, the current flowing through M 11 in the first stage is equal to the reference current I ref
1 times the current amplification factor (hfe) of i Corresponds to the current (I Bi ).
M11出力電流（M12の入力電流ともなる）Ic11は、 Ic11＝n1・nBi …… M12の出力電流（M13の入力電流ともなる）Ic13は、 Ic13＝n2・Ic11 …… で求められ、そして、M13の出力電流Ic15は、 Ic15＝n3・Ic13 …… で求められる。Ic15は、T0のベース電流でもあるから、
次式のように表せる。M 11 output current (which is also the input current of M 12 ) I c11 is I c11 = n 1 · n Bi …… The output current of M 12 (which is also the input current of M 13 ) I c13 is I c13 = n 2・ I c11 ……, and the output current I c15 of M 13 is calculated as I c15 = n 3・ I c13 ……. Since I c15 is also the base current of T 0 ,
It can be expressed as
ここで、hfe′はT0の電流増幅率である。上式からI
outは、 Iout＝（１＋hfe′・Ic15 …… と表せ、Ioutは、Ic15をT0の電流増幅率（hfe′）倍
｛正確には（１＋hfe′）倍｝したものとなる。ここ
で、TiとT0の特性を揃えることは、特に、同一のプロセ
スでTiとT0とを作った場合、容易なことであり、Tiのhf
eとT0のhfe′とを同一の大きさにすることができるか
ら、前式の（１＋hfe）と式の（１＋hfe′）とが互
いに打ち消され、結局、IrfeをM11に入力し、そして、M
13からIoutを取り出すことと実質上同等にすることがで
きる。 Here, hfe ′ is the current amplification factor of T 0 . From the above formula, I
Out can be expressed as I out = (1 + hfe ′ · I c15 ...), and I out is I c15 multiplied by the current amplification factor (hfe ′) times T 0 (correctly, (1 + hfe ′) times). here, to align the properties of Ti and T 0, especially when made of Ti and T 0 in the same process, is an easy, hf of Ti
Since e and hfe ′ of T 0 can be made to have the same size, (1 + hfe) in the previous equation and (1 + hfe ′) in the equation cancel each other out, and I rfe is finally input to M 11 . And M
It can be substantially equivalent to taking I out from 13 .
このことを、第２図の概念図に従って説明すると、階段
状破線で示す従来例では、まず、Irefを初段カレントミ
ラー回路のエミッタ面積比（n1）倍し、この電流を更に
次段カレントミラー回路のエミッタ面積比（n2）倍した
あと、最終段カレントミラー回路のエミッタ面積比
（n3）倍して出力電流Ioutを得るもので、最終段カレン
トミラー回路のトランジスタが受け持つ電流（Ａ）は、
Iout（Iout＝n1・n2・n3・Iref）そのものであり、大き
な負担を強いられることになる。To explain this according to the conceptual diagram of FIG. 2, in the conventional example shown by the stepwise broken line, first, I ref is multiplied by the emitter area ratio (n 1 ) of the first stage current mirror circuit, and this current is further increased to the next stage current. The output area I out is obtained by multiplying the emitter area ratio (n 2 ) of the mirror circuit and then the emitter area ratio (n 3 ) of the final stage current mirror circuit. A) is
Since it is I out (I out = n 1 , n 2 , n 3 , I ref ) itself, it imposes a heavy burden.
これに対し、階段状実線で示す本実施例では、まず、Ti
によりIrefを してIBiを得、このIBiを各段のカレントミラー回路のエ
ミッタ面積比（n1,n2,n3）倍し、最終段カレントミラー
からの電流（Ic15）を、T0により（１＋hfe′）倍して
出力電流Ioutを得るもので、最終段カレントミラー回路
（M13）のトランジスタ（T15）が受け持つ電流（Ｂ）
は、Ioutよりも だけ少ない電流、すなわちIc15（Ic15＝n1・n2・n3・I
Bi）であるから、その負担を少なくすることができ、素
子サイズを減少することができる。勿論、T0に大電流の
Ioutが流れることになるが、このT0にはNPN型トランジ
スタを使用しているので、T0の面積が大きくなることは
ない。これは、NPN型トランジスタの方がPNP型に比べ
て、素子面積に対する電流量が大きいからで、少ない面
積でも大きな電流（すなわちIout）を流せるからであ
る。On the other hand, in the present embodiment shown by the stepwise solid line, first, Ti
By I ref I Bi is obtained, and this I Bi is multiplied by the emitter area ratio (n 1 , n 2 , n 3 ) of the current mirror circuit of each stage, and the current (I c15 ) from the final stage current mirror is calculated by T 0. (1 + hfe ') times to obtain the output current I out, and the current (B) that the transistor (T 15 ) of the final stage current mirror circuit (M 13 ) takes charge of
Than I out Less current, that is, I c15 (I c15 = n 1 · n 2 · n 3 · I
Bi ), the burden can be reduced and the element size can be reduced. Of course, the large current at T 0
I out will flow, but since the NPN transistor is used for this T 0 , the area of T 0 does not increase. This is because the NPN type transistor has a larger amount of current with respect to the element area than the PNP type transistor, and therefore a large current (that is, I out ) can flow even with a small area.
このように、本実施例では、PNP型カレントミラー回路
（M11）、NPN型カレントミラー回路（M12）およびPNP型
カレントミラー回路（M13）を接続した電流源装置にお
いて、基準電流Irefを、 に減少した電流IBiを初段カレントミラー回路（M11）に
与え、最終段のカレントミラー回路（M13）に流れる電
流Ic15を（１＋hfe′）倍して出力電流Ioutを得るよう
にしたので、最終段カレントミラー回路（M13）のトラ
ンジスタ（T15）の負担する電流量をIoutよりも少ない とすることができ、T15の面積を小さくすることができ
る。したがって、T15の面積をそれ程大きくせずに、大
きな電流比 をとることができる。As described above, in the present embodiment, in the current source device in which the PNP type current mirror circuit (M 11 ), the NPN type current mirror circuit (M 12 ) and the PNP type current mirror circuit (M 13 ) are connected, the reference current I ref To The reduced current I Bi is given to the first stage current mirror circuit (M 11 ), and the current I c15 flowing in the final stage current mirror circuit (M 13 ) is multiplied by (1 + hfe ′) to obtain the output current I out . Therefore, the current amount that the transistor (T 15 ) of the final stage current mirror circuit (M 13 ) bears is smaller than I out. And the area of T 15 can be reduced. Therefore, without increasing the area of T 15 so much, Can be taken.
なお、本発明の実施態様は、上記実施例に限るものでは
なく、例えば、第３図に他の態様例を示すように、各段
のカレントミラー回路M11′,M12′,M13′の各エミッタ
抵抗すなわち抵抗R11aとR11b、R12aとR12b、R13aとR13b
の抵抗比を変えることで、所望の電流比を得るものにも
適用できることは勿論である。The embodiment of the present invention is not limited to the above embodiment, and for example, as shown in another embodiment example in FIG. 3, the current mirror circuits M 11 ′, M 12 ′, M 13 ′ of each stage are shown. Each of the emitter resistances of resistors R 11a and R 11b , R 12a and R 12b , R 13a and R 13b
Needless to say, the present invention can be applied to a device that obtains a desired current ratio by changing the resistance ratio of.
また、第４図にさらに他の態様例を示すように、多数段
（この例では便宜的に７段）のカレントミラー回路M100
〜M106を備えたものに適用してもよい。Further, as shown in FIG. 4 as another mode example, a multistage current mirror circuit M 100 (7 stages for convenience in this example) is provided.
It may be applied to those equipped with ~ M 106 .
本発明によれば、多段接続したカレントミラー回路の最
終段のPNP型トランジスタを大面積化することなく、所
望の大電流を得ることができ、集積回路への搭載性を向
上した電流源装置を実現できる。According to the present invention, a desired large current can be obtained without increasing the area of the final stage PNP type transistor of the current mirror circuit connected in multiple stages, and a current source device with improved mountability in an integrated circuit is provided. realizable.
第１、２図は本発明に係る電流源装置の一実施例を示す
図であり、 第１図はその構成図、 第２図はその作用説明図、 第３図は本発明に係る電流源装置の他の実施態様例を示
すその構成図、 第４図は本発明に係る電流源装置のさらに他の実施態様
例を示すその構成図である。 第５、６図は従来例を示す図であり、 第５図はそのカレントミラー回路の基本構成図、 第６図はそのカレントミラー回路を多段に接続した構成
図である。 M11,M13:PNP型カレントミラー回路、 M12:NPN型カレントミラー回路、 Ti:入力側のNPN型トランジスタ、 T0:出力側のNPN型トランジスタ。1 and 2 are diagrams showing an embodiment of a current source device according to the present invention. FIG. 1 is a configuration diagram thereof, FIG. 2 is an explanatory view of its operation, and FIG. 3 is a current source according to the present invention. FIG. 4 is a configuration diagram showing another embodiment example of the device, and FIG. 4 is a configuration diagram showing still another embodiment example of the current source device according to the present invention. 5 and 6 are views showing a conventional example, FIG. 5 is a basic configuration diagram of the current mirror circuit, and FIG. 6 is a configuration diagram in which the current mirror circuits are connected in multiple stages. M 11 , M 13 : PNP type current mirror circuit, M 12 : NPN type current mirror circuit, Ti: input side NPN type transistor, T 0 : output side NPN type transistor.
Claims (1)
ミラー回路と、NPN型トランジスタからなるNPN型カレン
トミラー回路と、を交互に複数段接続して構成する電流
源装置において、初段のPNP型カレントミラー回路の入
力に第１のNPNトランジスタのベースを接続するととも
に、該第１のNPNトランジスタのエミッタに基準電流を
流し、最終段のPNP型カレントミラー回路の出力に前記
第１のNPNトランジスタと電流増幅率の等しい第２のNPN
トランジスタのベースを接続し、該第２のNPNトランジ
スタのエミッタから出力電流を取り出すように構成した
ことを特徴とする電流源装置。1. A current source device comprising a PNP type current mirror circuit made up of PNP type transistors and an NPN type current mirror circuit made up of NPN type transistors, which are alternately connected in a plurality of stages. The base of the first NPN transistor is connected to the input of the circuit, a reference current is caused to flow through the emitter of the first NPN transistor, and the first NPN transistor and the current amplifier are output to the output of the PNP type current mirror circuit at the final stage. Second NPN with equal rate
A current source device characterized in that an output current is taken out from an emitter of the second NPN transistor by connecting a base of the transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167862A JPH07120223B2 (en) | 1989-06-29 | 1989-06-29 | Current source device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167862A JPH07120223B2 (en) | 1989-06-29 | 1989-06-29 | Current source device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0331917A JPH0331917A (en) | 1991-02-12 |
| JPH07120223B2 true JPH07120223B2 (en) | 1995-12-20 |
Family
ID=15857464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167862A Expired - Lifetime JPH07120223B2 (en) | 1989-06-29 | 1989-06-29 | Current source device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120223B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112019005411B4 (en) * | 2018-10-31 | 2023-02-23 | Rohm Co., Ltd. | Linear power supply circuits and vehicle |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109311A (en) * | 1983-11-18 | 1985-06-14 | Hitachi Ltd | Current mirror type current amplifier |
| JPS6354809A (en) * | 1986-08-25 | 1988-03-09 | Mitsubishi Electric Corp | Bias circuit |
-
1989
- 1989-06-29 JP JP1167862A patent/JPH07120223B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0331917A (en) | 1991-02-12 |
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