JPH07122653B2 - Test circuit - Google Patents
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- JPH07122653B2 JPH07122653B2 JP61091827A JP9182786A JPH07122653B2 JP H07122653 B2 JPH07122653 B2 JP H07122653B2 JP 61091827 A JP61091827 A JP 61091827A JP 9182786 A JP9182786 A JP 9182786A JP H07122653 B2 JPH07122653 B2 JP H07122653B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、LSIの動作試験を行うための試験回路に関
する。TECHNICAL FIELD The present invention relates to a test circuit for performing an operation test of an LSI.
この発明は、スキャンパスによりLSI内のフリップフロ
ップにデータを転送し、そのデータをスキャンアウトで
きるようにした試験回路において、３入力型のフリップ
フロップを用い、この３入力型のフリップフロップの第
３の入力端子を用いて第３のクロックにより疑似ランダ
ムパターンを発生させ、この疑似ランダムパターンをRO
M又はPLA等のパラレル入力パラレル出力型の被試験回路
に供給し、３入力型のフリップフロップの第３の入力端
子を用いて構成したシグニチャ解析レジスタにこの被試
験回路の出力を供給し、このシグニチャをスキャンパス
で取り出すことにより、多数のテストベクトルを用いず
に回路試験を行えるようにしたものである。The present invention uses a 3-input type flip-flop in a test circuit in which data is transferred to a flip-flop in an LSI by a scan path and the data can be scanned out. The pseudo random pattern is generated by the third clock using the input terminal of
It is supplied to the circuit under test of parallel input parallel output type such as M or PLA, and the output of this circuit under test is supplied to the signature analysis register configured using the third input terminal of the 3-input flip-flop. By taking out the signature in the scan path, the circuit test can be performed without using many test vectors.
ディジタル回路は、基本的にフリップフロップと組合わ
せゲート回路とにより構成されている。LSI（大規模集
積回路）では、回路規模が非常に大きくなると、同一チ
ップ上に配置されるフリップフロップ及び組合わせゲー
ト回路の数が非常に多くなり、そのため、その良否を判
定するための試験が難しくなる。The digital circuit is basically composed of a flip-flop and a combination gate circuit. In LSI (Large Scale Integrated Circuit), if the circuit scale becomes very large, the number of flip-flops and combinational gate circuits arranged on the same chip becomes very large. Therefore, a test for judging the quality is required. It gets harder.
LSIの試験は、従来、試験パターンをLSIに与え、LSIの
内部状態を設定し、LSIの出力パターンと期待値と比較
してその良否を判定するようになされている。LSIの中
で試験パターンが入力される入力端子と信号的に近接す
る内部論理は、任意に状態を設定することは容易である
が、その結果を出力することが難しい。即ち、コントロ
ールアビリティ（制御容易性）は良好であるが、オブザ
ーブアビリティ（観測容易性）が良くない。一方、出力
端子と信号的に近接する部分は、その出力を観測するこ
とは容易であるが、内部論理を任意に制定することが難
しい。即ち、オブザーブアビリティは良好であるが、コ
ントロールアビリティが良くない。Conventionally, an LSI test is performed by giving a test pattern to the LSI, setting the internal state of the LSI, and comparing the output pattern of the LSI with an expected value to determine the quality. It is easy to arbitrarily set the state of the internal logic in the LSI, which is in signal proximity to the input terminal to which the test pattern is input, but it is difficult to output the result. That is, the control ability (controllability) is good, but the observer ability (observability) is not good. On the other hand, it is easy to observe the output of the portion close to the output terminal in terms of signal, but it is difficult to arbitrarily establish the internal logic. That is, the observation ability is good, but the control ability is not good.
そこで、LSIの試験を効率的に行う方法として、スキャ
ンパス試験法が提案されている。スキャンパス試験法で
は、LSIの動作モードとしてノーマルモードとは別個に
テストモードが設けられている。テストモードでは、LS
Iの中のフリップフロップがシフトレジスタとして機能
される。これにより、各フリップフロップにゲート回路
をパスしてシリアルにデータが転送され、各フリップフ
ロップが任意の状態に設定可能となる。また、各フリッ
プフロップの出力は、テストモードでゲート回路をパス
して転送され、出力端子から取り出せる。即ち、スキャ
ンパス試験法では、コントロールアビリティが向上され
ると共に、オブザーブアビリティが向上される。Therefore, a scan path test method has been proposed as a method for efficiently testing an LSI. In the scan path test method, a test mode is provided separately from the normal mode as the operation mode of the LSI. In test mode, LS
The flip-flop in I functions as a shift register. As a result, data is serially transferred to each flip-flop by passing through the gate circuit, and each flip-flop can be set to an arbitrary state. Further, the output of each flip-flop is transferred through the gate circuit in the test mode and can be taken out from the output terminal. That is, in the scan path test method, the control ability and the observe ability are improved.
このスキャンパス試験法は、試験ステップが確立できる
ので、自動化が容易である。また、コントロールアビリ
ティとオブザーブアビリティが共に向上されるので、LS
Iの良否を判定するフォールトディテクション検査のみ
ならず、LSIのどの部分に故障が生じているかを判定す
るフォールドロケーションの検査も行える。This scan path test method is easy to automate because the test steps can be established. Also, since both control ability and observe ability are improved, LS
Not only the fault detection test that determines the quality of I, but also the fold location test that determines which part of the LSI has a failure can be performed.
ところで、LSI上に配置されたROM（リードオンリーメモ
リ）やPLA（プログラマブルロジックアレイ）などのパ
ラレルイン／パラレルアウトの回路の試験をスキャンパ
ス試験法で行う場合、従来、第７図に示すように、テス
ト時にシフトレジスタとして動作するフリップフロップ
F1,F2,・・・Fmにより、入力端子111からテストベクト
ルを転送し、ROM112のアドレス入力をフリップフロップ
Fk〜Ｆ（ｋ＋ｘ）により確定した後、ROM112の出力デー
タをフリップフロップFl〜Ｆ（ｌ〜ｙ）に取り込む、こ
の出力データを出力端子113からスキャンアウトし、期
待値と比較するようにしていた。By the way, when a test of a parallel-in / parallel-out circuit such as a ROM (read only memory) or PLA (programmable logic array) arranged on an LSI is performed by a scan path test method, conventionally, as shown in FIG. , Flip-flops that act as shift registers during testing
F1, F2, ... Fm transfers the test vector from the input terminal 111 and flip-flops the address input of the ROM 112.
After being determined by Fk to F (k + x), the output data of the ROM 112 is taken into the flip-flops Fl to F (l to y), this output data is scanned out from the output terminal 113, and compared with the expected value. .
このようにして、ROMやPLAの試験を行うと、非常に多く
のテストベクトルが必要になる。例えばROMのアドレス
空間が2xあったとし、スキャンパスに用いられるフリッ
プフロップがｍ個あったとすると、ｍ個のデータをスキ
ャンインして１個のアドレスが試験され、そのアドレス
が2xあるので、（ｍ×2x）ものテストベクトルが必要に
なる。In this way, testing ROM and PLA requires a large number of test vectors. For example, if the ROM address space is 2 x and there are m flip-flops used in the scan path, m data is scanned in and one address is tested, and that address is 2 x . , (M × 2 x ) test vectors are required.
したがって、この発明の目的は、ROMやPLAの試験を行う
場合にテストベクトルの数を減少することができる試験
回路を提供することにある。Therefore, an object of the present invention is to provide a test circuit that can reduce the number of test vectors when testing a ROM or PLA.
この発明は、パラレル入力パラレル出力型の被試験回路
と、３ポート入力型フリップフロップからなる第１のフ
リップフロップ群と、３ポート入力型フリップフロップ
からなる第２のフリップフロップ群とを含み、第１のフ
リップフロップ群に属するフリップフロップは、通常動
作時にデータを入力する第１の入力ポートと、試験時に
外部からスキャン入力してデータを転送するための第２
の入力ポートと、試験時に疑似ランダム信号を発生する
ために第１のフリップフロップ群の出力の一部が線形帰
還された信号を入力すための第３の入力ポートと、被試
験回路に試験データを与えるための出力端子とを備え、
第２のフリップフロップ群に属するフリップフロップ
は、通常動作時にデータを入力する第４の入力ポート
と、スキャンパスモード時にデータを外部へスキャンア
ウトするための第５の入力ポートと、試験時にパラレル
入力パラレル出力型の被試験回路のデータをパラレルで
取り込み、シグニチャ解析を行うための第６の入力ポー
トとを備えたことを特徴とする試験回路である。The present invention includes a circuit under test of parallel input / parallel output type, a first flip-flop group including three-port input flip-flops, and a second flip-flop group including three-port input flip-flops. The flip-flops belonging to the first flip-flop group include a first input port for inputting data at the time of normal operation and a second input port for scanning input from the outside and transferring data at the time of testing.
Input port, a third input port for inputting a signal to which a part of the output of the first flip-flop group is linearly fed back to generate a pseudo-random signal at the time of test, and test data to the circuit under test. And an output terminal for giving
The flip-flops belonging to the second flip-flop group include a fourth input port for inputting data during normal operation, a fifth input port for scanning out data in the scan pass mode, and a parallel input during testing. It is a test circuit including a sixth input port for taking in data of a circuit under test of a parallel output type in parallel and performing signature analysis.
フリップフロップ11〜15,21〜25は３つの入力端子D,SD
及びPDと３つのクロック入力端子NC,SC及びPCと１つの
出力端子Ｑを有している。クロック入力端子NCにクロッ
クを供給すると、データが入力端子Ｄに供給されるデー
タに対するフリップフロップとして動作し、クロック入
力端子SDにクロックを供給すると、データ入力端子SDに
対するフリップフロップとして動作し、クロック力端子
PCにクロックを供給すると、クロック入力端子PDに対す
るフリップフロップとして動作する。Flip-flops 11 to 15 and 21 to 25 have three input terminals D and SD
, PD, three clock input terminals NC, SC and PC, and one output terminal Q. When the clock is supplied to the clock input terminal NC, the data operates as a flip-flop for the data supplied to the input terminal D, and when the clock is supplied to the clock input terminal SD, the data operates as a flip-flop for the data input terminal SD and the clock power is supplied. Terminal
When a clock is supplied to the PC, it operates as a flip-flop for the clock input terminal PD.
クロック入力端子SCにクロックを供給すると、スキャン
モードとなり、フリップフロップ11〜15,21〜25が任意
の状態に設定される。クロック入力端子PCにクロックを
供給すると、ランダムパターン発生モードとなり、フリ
ップフロップ11〜15からＭ系列の疑似ランダムパターン
が発生する。この疑似ランダムパターンがROM1のアドレ
スに供給される。ランダムパターン発生モードでは、フ
リップフロップ21〜25がシグニチャ解析レジスタとな
り、ROM1の出力データがこのシグニチャ解析レジスタに
与えられる。このシグニチャをスキャンモードで出力端
子から取り出し、期待値と比較することで良否が判定さ
れる。When a clock is supplied to the clock input terminal SC, the scan mode is set and the flip-flops 11 to 15 and 21 to 25 are set to arbitrary states. When a clock is supplied to the clock input terminal PC, the random pattern generation mode is set and the flip-flops 11 to 15 generate M-sequence pseudo random patterns. This pseudo random pattern is supplied to the address of ROM1. In the random pattern generation mode, the flip-flops 21 to 25 serve as a signature analysis register, and the output data of the ROM1 is given to this signature analysis register. In the scan mode, this signature is taken out from the output terminal and compared with an expected value to determine pass / fail.
この発明の実施例について以下の順序に従って説明す
る。Embodiments of the present invention will be described in the following order.
a.一実施例の構成 b.一実施例におけるフリップフロップの一例 c.一実施例におけるフリップフロップの他の例 a.一実施例の構成 第１図はこの発明の一実施例を示すものである。この一
実施例は、通常動作がなされるノーマルモードの他に、
スキャンパスモードとランダムパターン発生モードが設
定可能である。スキャンパスモードでは、LSIのフリッ
プフロップにテストデータが転送される。ランダムパタ
ーン発生モードでは、疑似ランダムパターンが発生さ
れ、この疑似ランダムパターンが被試験回路に与えられ
る。Configuration of One Embodiment b. Example of Flip-Flop in One Embodiment c. Other Example of Flip-Flop in One Embodiment a. Configuration of One Embodiment FIG. 1 shows one embodiment of the present invention. is there. In this embodiment, in addition to the normal mode in which normal operation is performed,
Scan mode and random pattern generation mode can be set. In scan path mode, test data is transferred to the flip-flop of the LSI. In the random pattern generation mode, a pseudo random pattern is generated and this pseudo random pattern is given to the circuit under test.
第１図において、１がLSI上に配置されたROMを示し、こ
のROM1の動作試験がなされる。11〜15及び21〜25が同一
のLSI上に配置された３ポートフリップフロップを示
し、31,32が同一のLSI上に配置された２ポートフリップ
フロップを示すものである。３ポートフリップフロップ
11〜15及び21〜25は、３つのデータ入力端子D,SD及びPD
と３つのクロック入力端子NC,SC及びPCと、１つの出力
端子Ｑとを有している。そして、これらの３ポートフリ
ップフロップ11〜15及び21〜25は、クロック入力端子NC
にクロックを供給し、クロック入力端子SC及びPCをハイ
レベルに維持しておくと、データ入力端子Ｄに供給され
るデータに対するフリップフロップとして動作し、クロ
ック入力端子SCにクロックを供給し、クロック入力端子
NC及びPCをハイレベルに維持しておくと、データ入力端
子SDに供給されるデータに対するフリップフロップとし
て動作し、クロック入力端子PCにクロックを供給し、ク
ロック入力端子NC及びSCをハイレベルに維持しておく
と、データ入力端子PDに供給されるデータに対するフリ
ップフロップとして動作する。In FIG. 1, reference numeral 1 denotes a ROM arranged on the LSI, and an operation test of this ROM1 is performed. Reference numerals 11 to 15 and 21 to 25 indicate 3-port flip-flops arranged on the same LSI, and 31 and 32 indicate 2-port flip-flops arranged on the same LSI. 3-port flip-flop
11-15 and 21-25 are three data input terminals D, SD and PD
And three clock input terminals NC, SC and PC and one output terminal Q. The 3-port flip-flops 11 to 15 and 21 to 25 are clock input terminals NC.
When the clock is supplied to the clock input terminal and the clock input terminals SC and PC are kept at the high level, it operates as a flip-flop for the data supplied to the data input terminal D, supplies the clock to the clock input terminal SC, and inputs the clock Terminal
When NC and PC are kept at high level, it operates as a flip-flop for data supplied to data input terminal SD, supplies clock to clock input terminal PC, and keeps clock input terminals NC and SC at high level. Then, it operates as a flip-flop for the data supplied to the data input terminal PD.
２ポートフリップフロップ31,32は、２つのデータ入力
端子Ｄ及びSDと、２つのクロック入力端子NC及びSCと、
１つの出力端子Ｑとを有している。そして、これらの２
ポートフリップフロップ31,32は、クロック入力端子NC
にクロックを供給し、クロック入力端子SCをハイレベル
に維持しておくと、データ入力端子Ｄに供給されるデー
タに対するフリップフロップとして動作し、クロック入
力端子SCにクロックを供給し、クロック入力端子NCをハ
イレベルに維持しておくと、データ入力端子SDに供給さ
れるデータに対するフリップフロップとして動作する。The 2-port flip-flops 31 and 32 have two data input terminals D and SD, two clock input terminals NC and SC,
It has one output terminal Q. And these two
Port flip-flops 31 and 32 are clock input terminals NC
When the clock is supplied to the clock input terminal SC and the clock input terminal SC is kept at the high level, it operates as a flip-flop for the data supplied to the data input terminal D, supplies the clock to the clock input terminal SC, and supplies the clock input terminal NC. Is maintained at a high level, it operates as a flip-flop for the data supplied to the data input terminal SD.
第１図において、３ポートフリップフロップ11〜15,21
〜25及び２ポートフリップフロップ31,32のデータ入力
端子Ｄには、夫々、LSI上の組合わせゲート回路（図示
せず）の出力が供給される。また、３ポートフリップフ
ロップ11〜15,21〜25及び３ポートフリップフロップ31,
32のクロック入力端子NCには、システムクロックが供給
される。In FIG. 1, 3-port flip-flops 11 to 15 and 21
25 to 25 and the data input terminals D of the 2-port flip-flops 31 and 32 are respectively supplied with the output of a combinational gate circuit (not shown) on the LSI. In addition, the 3-port flip-flops 11 to 15, 21 to 25 and the 3-port flip-flop 31,
The system clock is supplied to the 32 clock input terminals NC.
ノーマルモードでは、クロック入力端子33及びクロック
入力端子34にハイレベルが供給される。そして、３ポー
トフリップフロップ11〜15,21〜25及び２ポートフリッ
プフロップ31,32のクロック入力端子NCにシステムクロ
ックが供給される。このため、ノーマルモードでは、３
ポートフリップフロップ11〜15,21〜25及び２ポートフ
リップフロップ31,32は、LSI上の組合わせゲート回路の
出力に対するフリップフロップとして動作する。In the normal mode, a high level is supplied to the clock input terminal 33 and the clock input terminal 34. Then, the system clock is supplied to the clock input terminals NC of the 3-port flip-flops 11 to 15, 21 to 25 and the 2-port flip-flops 31 and 32. Therefore, in normal mode, 3
The port flip-flops 11 to 15, 21 to 25 and the 2-port flip-flops 31 and 32 operate as flip-flops for the output of the combination gate circuit on the LSI.
３ポートフリップフロップ11のデータ入力端子SDには２
ポートフリップフロップ31の出力が供給される。３ポー
トフリップフロップ12のデータ入力端子SDには３ポート
フリップフロップ11の出力が供給される。３ポートフリ
ップフロップ13のデータ入力端子SDには３ポートフリッ
プフロップ12の出力が供給される。３ポートフリップフ
ロップ14のデータ入力端子SDには３ポートフリップフロ
ップ13の出力が供給される。３ポートフリップフロップ
15のデータ入力端子SDには３ポートフリップフロップ14
の出力が供給される。2 at the data input terminal SD of the 3-port flip-flop 11
The output of the port flip-flop 31 is supplied. The output of the 3-port flip-flop 11 is supplied to the data input terminal SD of the 3-port flip-flop 12. The output of the 3-port flip-flop 12 is supplied to the data input terminal SD of the 3-port flip-flop 13. The output of the 3-port flip-flop 13 is supplied to the data input terminal SD of the 3-port flip-flop 14. 3-port flip-flop
The data input terminal SD of 15 is a 3-port flip-flop 14
The output of is supplied.
３ポートフリップフロップ21のデータ入力端子SDには２
ポートフリップフロップ32の出力が供給される。３ポー
トフリップフロップ22のデータ入力端子SDには３ポート
フリップフロップ21の出力が供給される。３ポートフリ
ップフロップ23のデータ入力端子SDには３ポートフリッ
プフロップ22の出力が供給される。３ポートフリップフ
ロップ24のデータ入力端子SDには３ポートフリップフロ
ップ23の出力が供給される。３ポートフリップフロップ
25のデータ入力端子SDには３ポートフリップフロップ24
の出力が供給される。2 at the data input terminal SD of the 3-port flip-flop 21
The output of the port flip-flop 32 is supplied. The output of the 3-port flip-flop 21 is supplied to the data input terminal SD of the 3-port flip-flop 22. The output of the 3-port flip-flop 22 is supplied to the data input terminal SD of the 3-port flip-flop 23. The output of the 3-port flip-flop 23 is supplied to the data input terminal SD of the 3-port flip-flop 24. 3-port flip-flop
The data input terminal SD of 25 is a 3-port flip-flop 24
The output of is supplied.
３ポートフリップフロップ11〜15,21〜25及び２ポート
フリップフロップ31,32のクロック入力端子SCには、ク
ロック入力端子33からスキャンクロックSCKが供給され
る。The scan clock SCK is supplied from the clock input terminal 33 to the clock input terminals SC of the 3-port flip-flops 11 to 15, 21 to 25 and the 2-port flip-flops 31 and 32.
スキャンパスモードでは、３ポートフリップフロップ11
〜15,21〜25及び２ポートフリップフロップ31,32のクロ
ック入力端子NCにハイレベルが供給され、クロック入力
端子34にハイレベルが供給される。そして、クロック入
力端子33にスキャンクロックSCKが供給される。スキャ
ンパスモードでは、２ポートフリップフロップ31及び３
ポートフリップフロップ11〜15はシフトレジスタとして
動作し、２ポートフリップフロップ31のデータ入力端子
SDに供給されるデータが２ポートフリップフロップ31及
び３ポートフリップフロップ11〜15に転送される。ま
た、２ポートフリップフロップ32及び３ポートフリップ
フロップ21〜25がシフトレジスタとして動作し、２ポー
トフリップフロップ32のデータ入力端子SDに供給される
データが２ポートフリップフロップ32及び３ポートフリ
ップフロップ21〜25に転送される。3-port flip-flops 11 in scan mode
.About.15,21 to 25 and the high level is supplied to the clock input terminal NC of the 2-port flip-flops 31 and 32, and the high level is supplied to the clock input terminal 34. Then, the scan clock SCK is supplied to the clock input terminal 33. 2-port flip-flops 31 and 3 in scan mode
The port flip-flops 11 to 15 operate as shift registers, and the data input terminal of the 2-port flip-flop 31.
The data supplied to SD is transferred to the 2-port flip-flop 31 and the 3-port flip-flops 11-15. Further, the 2-port flip-flop 32 and the 3-port flip-flops 21 to 25 operate as shift registers, and the data supplied to the data input terminal SD of the 2-port flip-flop 32 is the 2-port flip-flop 32 and the 3-port flip-flops 21 to 25. Transferred to 25.
３ポートフリップフロップ11のデータ入力端子PDにはEX
−NORゲート35の出力が供給され、３ポートフリップフ
ロップ12のデータ入力端子PDには３ポートフリップフロ
ップ11の出力が供給され、３ポートフリップフロップ13
のデータ入力端子PDには３ポートフリップフロップ12の
出力が供給され、３ポートフリップフロップ14のデータ
入力端子PDには３ポートフリップフロップ13の出力が供
給され、３ポートフリップフロップ15のデータ入力端子
PDには３ポートフリップフロップ14の出力が供給され
る。EX−NORゲート35の入力端子には３ポートフリップ
フロップ13の出力と３ポートフリップフロップ15の出力
が供給される。EX is applied to the data input terminal PD of the 3-port flip-flop 11.
The output of the NOR gate 35 is supplied, the output of the 3-port flip-flop 11 is supplied to the data input terminal PD of the 3-port flip-flop 12, and the 3-port flip-flop 13 is supplied.
The data input terminal PD of the 3-port flip-flop 12 is supplied with the output of the 3-port flip-flop 12, and the data input terminal PD of the 3-port flip-flop 14 is supplied with the output of the 3-port flip-flop 13.
The output of the 3-port flip-flop 14 is supplied to the PD. The output of the 3-port flip-flop 13 and the output of the 3-port flip-flop 15 are supplied to the input terminal of the EX-NOR gate 35.
３ポートフリップフロップ21〜25のデータ入力端子PDに
は、EX−ORゲート36〜40の出力が夫々供給される。EX−
ORゲート36〜40の一方の入力端子には、ROM1の出力デー
タD4〜D0が供給される。EX−ORゲート36の他方の入力端
子には３ポートフリップフロップ25の出力が供給され
る。EX−ORゲート37の他方の入力端子には３ポートフリ
ップフロップ21の出力が供給される。EX−ORゲート38の
他方の入力端子にはEX−ORゲート41の出力が供給され
る。EX−ORゲート41には、３ポートフリップフロップ22
の出力と３ポートフリップフロップ25の出力が供給され
る。EX−ORゲート39の他方の入力端子には３ポートフリ
ップフロップ23の出力が供給される。EX−ORゲート40の
他方の入力端子には３ポートフリップフロップ24の出力
が供給される。３ポートフリップフロップ11〜15及び21
〜25のクロック入力端子PCには、クロック入力端子34か
らランダムパターン発生クロックPCKが供給される。The data input terminals PD of the three-port flip-flops 21 to 25 are supplied with the outputs of the EX-OR gates 36 to 40, respectively. EX−
Output data D4 to D0 of the ROM1 is supplied to one input terminal of each of the OR gates 36 to 40. The output of the 3-port flip-flop 25 is supplied to the other input terminal of the EX-OR gate 36. The output of the 3-port flip-flop 21 is supplied to the other input terminal of the EX-OR gate 37. The output of the EX-OR gate 41 is supplied to the other input terminal of the EX-OR gate 38. The EX-OR gate 41 has a 3-port flip-flop 22.
And the output of the 3-port flip-flop 25 are supplied. The output of the 3-port flip-flop 23 is supplied to the other input terminal of the EX-OR gate 39. The output of the 3-port flip-flop 24 is supplied to the other input terminal of the EX-OR gate 40. 3-port flip-flops 11 to 15 and 21
The random pattern generation clock PCK is supplied from the clock input terminal 34 to the clock input terminals PC of 25 to 25.
ランダムパターン発生モードでは、３ポートフリップフ
ロップ11〜15及び21〜25のクロック入力端子NCにハイレ
ベルが供給され、クロック入力端子33にハイレベルが供
給されている状態で、クロック入力端子34にランダムパ
ターン発生クロックPCKが供給される。ランダムパター
ン発生モードでは、３ポートフリップフロップ11〜15か
ら疑似ランダムパターンが発生される。In the random pattern generation mode, the high level is supplied to the clock input terminals NC of the three-port flip-flops 11 to 15 and 21 to 25, and the high level is supplied to the clock input terminal 33, and the clock input terminal 34 is randomly supplied. The pattern generation clock PCK is supplied. In the random pattern generation mode, the pseudo random pattern is generated from the 3-port flip-flops 11-15.
つまり、３ポートフリップフロップ11〜15によりシフト
レジスタが構成され、３ポートフリップフロップ13の出
力と３ポートフリップフロップ15の出力とがEX−NORゲ
ート35でモジュロ２の加算がなされて３ポートフリップ
フロップに帰還される。このため、３ポートフリップフ
ロップ11〜15及びEX−NORゲート35により線形帰還シフ
トレジスタが構成され、３ポートフリップフロップ11〜
15からＭ系列の疑似ランダムパターンが発生される。That is, a shift register is formed by the 3-port flip-flops 11 to 15, and the output of the 3-port flip-flop 13 and the output of the 3-port flip-flop 15 are added modulo 2 by the EX-NOR gate 35 to make the 3-port flip-flop. Be returned to. Therefore, the 3-port flip-flops 11 to 15 and the EX-NOR gate 35 form a linear feedback shift register.
A pseudo random pattern of 15 to M sequences is generated.
この疑似ランダムパターンが３ポートフリップフロップ
11〜15からROM1のアドレスA0〜A4に供給される。ROM1で
対応するデータが読み出され、この出力データがEX−OR
ゲート36〜40に供給される。This pseudo-random pattern is a 3-port flip-flop
It is supplied from 11 to 15 to addresses A0 to A4 of ROM1. The corresponding data is read in ROM1, and this output data is EX-OR
Supplied to gates 36-40.
一方、３ポートフリップフロップ25の出力が３ポートフ
リップフロップ21にEX−ORゲート36を介して帰還され、
３ポートフリップフロップ23に３ポートフリップフロッ
プ25の出力と３ポートフリップフロップ22の出力とがモ
ジュロ２の加算されて供給される。このため、３ポート
フリップフロップ21〜25及びEX−ORゲート41によりＭ系
列が生成され、シグニチャ解析レジスタが構成される。On the other hand, the output of the 3-port flip-flop 25 is fed back to the 3-port flip-flop 21 via the EX-OR gate 36,
The output of the 3-port flip-flop 25 and the output of the 3-port flip-flop 22 are added by modulo 2 and supplied to the 3-port flip-flop 23. Therefore, the M-sequence is generated by the 3-port flip-flops 21 to 25 and the EX-OR gate 41 to form a signature analysis register.
ROM1の出力データがこのシグニチャ解析レジスタに供給
される。このシグニチャ解析レジスタから発生されるシ
グニチャと期待値とを比較することにより、ROM1の良否
が判定される。The output data of ROM1 is supplied to this signature analysis register. The quality of the ROM 1 is determined by comparing the signature generated from this signature analysis register with the expected value.
この一実施例においては、以下のようにしてROM1の試験
がなされる。In this embodiment, the ROM1 is tested as follows.
先ず、クロック入力端子33にスキャンクロックSCKが供
給され、スキャンパスモードに設定される。そして、入
力端子からテストデータが転送され、３ポートフリップ
フロップ11〜15,21〜25及び２ポートフリップフロップ3
1,32が初期設定される。３ポートフリップフロップ11〜
15,21〜25及び２ポートフリップフロップ31,32が任意の
状態に初期設定されたら、端子34にランダムパターン発
生クロックPCKが供給され、ランダムパターン発生モー
ドに設定される。ランダムパターン発生クロックPCKが
供給されると、３ポートフリップフロップ11〜15から疑
似ランダムパターンが発生され、この疑似ランダムパタ
ーンがROM1のアドレスに供給される。ROM1の出力データ
が３ポートフリップフロップ21〜25からなるシグニチャ
解析レジスタに供給される。次に、スキャンクロックSC
Kが供給され、スキャンパスモードに設定される。これ
により、３ポートフリップフロップ21〜25から出力され
るシグニチャがLSI上のフリップフロップに転送され、
出力端子から取り出される。このシグニチャを期待値と
比較することにより、ROM1の良否が判定される。First, the scan clock SCK is supplied to the clock input terminal 33, and the scan path mode is set. Then, the test data is transferred from the input terminal, and the 3-port flip-flops 11 to 15 and 21 to 25 and the 2-port flip-flop 3
1,32 is initialized. 3-port flip-flop 11-
When the 15, 21 to 25 and the 2-port flip-flops 31, 32 are initialized to arbitrary states, the random pattern generation clock PCK is supplied to the terminal 34 and the random pattern generation mode is set. When the random pattern generation clock PCK is supplied, a pseudo random pattern is generated from the 3-port flip-flops 11 to 15, and this pseudo random pattern is supplied to the address of ROM1. The output data of the ROM1 is supplied to the signature analysis register including the 3-port flip-flops 21 to 25. Next, scan clock SC
K is supplied and the scan path mode is set. As a result, the signature output from the 3-port flip-flops 21 to 25 is transferred to the flip-flop on the LSI,
It is taken out from the output terminal. By comparing this signature with the expected value, the quality of the ROM 1 is determined.
なお、PLAの試験についても同様に行うことができる。The PLA test can be performed in the same manner.
上述の一実施例では、生成多項式を（x5＋x2＋１＝０）
としたが、勿論、ランダムパターンを発生する生成多項
式としては、これに限らず、他のものを用いても良い。In the above-described embodiment, the generator polynomial is (x 5 + x 2 + 1 = 0)
However, it goes without saying that the generator polynomial for generating the random pattern is not limited to this, and another one may be used.
b.一実施例におけるフリップフロップの一例 多入力のフリップフロップは、第２図及び第６図に示す
構成により実現できる。b. Example of Flip-Flop in One Embodiment A multi-input flip-flop can be realized by the configurations shown in FIGS. 2 and 6.
第２図はダイナミック型の構成とされている。第２図に
おいて入力端子51とインバータ57の入力端子との間にMO
Sトランジスタ54が接続され、入力端子52とインバータ5
7の入力端子との間にMOSトランジスタ55が接続され、入
力端子53とインバータ57の入力端子との間にMOSトラン
ジスタ56が接続される。MOSトランジスタ54のゲートが
クロック入力端子58に接続される。MOSトランジスタ55
のゲートがクロック入力端子59に接続される。MOSトラ
ンジスタ56のゲートがクロック入力端子60に接続され
る。FIG. 2 shows a dynamic type configuration. In FIG. 2, MO is placed between the input terminal 51 and the input terminal of the inverter 57.
S transistor 54 is connected, input terminal 52 and inverter 5
The MOS transistor 55 is connected between the input terminal of 7 and the input terminal of 7 and the MOS transistor 56 is connected between the input terminal 53 and the input terminal of the inverter 57. The gate of the MOS transistor 54 is connected to the clock input terminal 58. MOS transistor 55
Is connected to the clock input terminal 59. The gate of the MOS transistor 56 is connected to the clock input terminal 60.
インバータ57の出力端子がMOSトランジスタ61,62,63の
直列接続を介してインバータ64の入力端子に接続され
る。MOSトランジスタ61のゲートがクロック入力端子65
に接続される。MOSトランジスタ62のゲートがクロック
入力端子66に接続される。MOSトランジスタ63のゲート
がクロック入力端子67に接続される。インバータ64の出
力端子が出力端子68に接続される。The output terminal of the inverter 57 is connected to the input terminal of the inverter 64 through the series connection of the MOS transistors 61, 62 and 63. The gate of the MOS transistor 61 is the clock input terminal 65.
Connected to. The gate of the MOS transistor 62 is connected to the clock input terminal 66. The gate of the MOS transistor 63 is connected to the clock input terminal 67. The output terminal of the inverter 64 is connected to the output terminal 68.
入力端子51に供給されるデータDAに対するフリップフロ
ップとして動作させるときには、クロック入力端子59及
び60にローレベルが供給され、クロック入力端子66及び
67にハイレベルが供給され、この状態でもってクロック
入力端子65及び58にクロックCKI及びその反転クロック
▲▼が供給される。When operating as a flip-flop for the data DA supplied to the input terminal 51, a low level is supplied to the clock input terminals 59 and 60, and a low level is supplied to the clock input terminals 66 and 66.
A high level is supplied to 67, and in this state, the clock CKI and its inverted clock () are supplied to the clock input terminals 65 and 58.
クロック入力端子59及び60には、ローレベルが供給され
るので、MOSトランジスタ55及び56はオフ状態に維持さ
れる。また、クロック入力端子66及び67にはハイレベル
が供給されるので、MOSトランジスタ62及び63はオン状
態に維持される。Since a low level is supplied to the clock input terminals 59 and 60, the MOS transistors 55 and 56 are maintained in the off state. Further, since the high level is supplied to the clock input terminals 66 and 67, the MOS transistors 62 and 63 are maintained in the ON state.
クロックCK1がローレベルで反転クロック▲▼が
ハイレベルのときには、MOSトランジスタ54がオンし、M
OSトランジスタ61がオフする。このため、入力端子51か
らのデータDAがMOSトランジスタ54を介してインバータ5
7に供給され、インバータ57の出力がMOSトランジスタ61
の容量に蓄えられる。When the clock CK1 is at low level and the inverted clock ▲ ▼ is at high level, the MOS transistor 54 turns on and M
The OS transistor 61 turns off. Therefore, the data DA from the input terminal 51 is transferred to the inverter 5 via the MOS transistor 54.
7 and the output of the inverter 57 is the MOS transistor 61.
Stored in the capacity of.
クロックCK1がハイレベルになり、反転クロック▲
▼がローレベルになると、MOSトランジスタ54がオフ
し、MOSトランジスタ61がオンし、MOSトランジスタ61の
容量に蓄えられていたデータがインバータ64を介して出
力端子68から取り出される。したがって、第３図に示す
ように、クロックCK2（第３図Ｂ）及びクロックCK3（第
３図Ｃ）をハイレベルに一定にし、その反転クロック▲
▼及びクロック▲▼をローレベルで一定に
し、この状態でもってクロックCK1（第３図Ａ）を供給
すると、第３図Ｅに示すように、入力端子51からのデー
タDA1,DA2,DA3,・・・（第３図Ｄ）が１クロック遅れて
出力端子68から出力される。Clock CK1 goes high, inverted clock ▲
When ▼ becomes low level, the MOS transistor 54 is turned off, the MOS transistor 61 is turned on, and the data stored in the capacitance of the MOS transistor 61 is taken out from the output terminal 68 via the inverter 64. Therefore, as shown in FIG. 3, the clock CK2 (FIG. 3B) and the clock CK3 (FIG. 3C) are kept at a high level, and the inverted clock ▲
When ▼ and clock ▲ ▼ are kept constant at a low level and clock CK1 (Fig. 3A) is supplied in this state, as shown in Fig. 3E, data DA1, DA2, DA3, ... .. (FIG. 3D) is output from the output terminal 68 with a delay of one clock.
入力端子52からのデータDBに対するフリップフロップと
して動作させるときには、第４図に示すように、クロッ
クCK1（第４図Ａ）及びクロックCK3（第４図Ｃ）をハイ
レベルに一定にし、その反転クロック▲▼及びク
ロック▲▼をローレベルで一定にし、この状態で
もって第４図Ｂに示すように、クロックCK2及びその反
転クロック▲▼を供給する。これにより、第４図
Ｅに示すように、入力端子52からのデータDB1,DB2,DB3,
・・・（第４図Ｄ）が１クロック遅れて出力端子68から
出力される。When operating as a flip-flop for the data DB from the input terminal 52, as shown in FIG. 4, the clock CK1 (FIG. 4A) and the clock CK3 (FIG. 4C) are constantly set to a high level, and the inverted clock thereof is set. The ▲ ▼ and the clock ▲ are fixed at a low level, and the clock CK2 and its inverted clock ▲ ▼ are supplied in this state as shown in FIG. 4B. As a result, as shown in FIG. 4E, the data DB1, DB2, DB3,
... (FIG. 4D) is output from the output terminal 68 with a delay of one clock.
入力端子53からのデータDCに対するフリップフロップと
して動作させるときには、第５図に示すように、クロッ
クCK1（第５図Ａ）及びクロックCK2（第５図Ｂ）をハイ
レベルに一定にし、その反転クロック▲▼及びク
ロック▲▼をローレベルで一定にし、この状態で
もって第５図Ｃに示すように、クロックCK3及びその反
転クロック▲▼を供給する。これにより、第５図
Ｅに示すように、入力端子53からのデータDC1,DC2,DC3,
・・・（第５図Ｄ）が１クロック遅れて出力端子68から
出力される。When operating as a flip-flop for the data DC from the input terminal 53, as shown in FIG. 5, the clock CK1 (FIG. 5A) and the clock CK2 (FIG. 5B) are kept constant at a high level, and its inverted clock The ▲ ▼ and the clock ▲ are fixed at a low level, and the clock CK3 and its inverted clock ▲ ▼ are supplied in this state as shown in FIG. 5C. As a result, as shown in FIG. 5E, the data DC1, DC2, DC3,
... (FIG. 5D) is output from the output terminal 68 with a delay of one clock.
c.一実施例におけるフリップフロップの他の例 第６図はスタティック型の構成とされている。第６図に
おいて入力端子71とインバータ77の入力端子との間にMO
Sトランジスタ74が接続され、入力端子72とインバータ7
7の入力端子との間にMOSトランジスタ75が接続され、入
力端子73とインバータ77の入力端子との間にMOSトラン
ジスタ76が接続される。MOSトランジスタ75のゲートが
クロック入力端子78に接続される。MOSトランジスタ75
のゲートがクロック79に接続される。MOSトランジスタ7
6のゲートがクロック入力端子80に接続される。c. Another example of flip-flop in one embodiment FIG. 6 shows a static type configuration. In FIG. 6, MO is placed between the input terminal 71 and the input terminal of the inverter 77.
S transistor 74 is connected, input terminal 72 and inverter 7
The MOS transistor 75 is connected between the input terminal of 7 and the input terminal of 7 and the MOS transistor 76 is connected between the input terminal 73 and the input terminal of the inverter 77. The gate of the MOS transistor 75 is connected to the clock input terminal 78. MOS transistor 75
The gate of is connected to clock 79. MOS transistor 7
The gate of 6 is connected to the clock input terminal 80.
インバータ77の出力端子がMOSトランジスタ81,82,83の
直列接続を介してインバータ84入力端子に接続されると
共に、インバータ85の入力端子に接続される。インバー
タ85の出力端子がMOSトランジスタ89,90,92の直列接続
を介してインバータ77の入力端子に接続される。MOSト
ランジスタ81のゲートがクロック入力端子86に接続さ
れ、MOSトランジスタ82のゲートがクロック入力端子87
に接続され、MOSトランジスタ83のゲートにクロック入
力端子88に接続される。MOSトランジスタ89のゲートが
クロック入力端子92に接続され、MOSトランジスタ90の
ゲートがクロック入力端子93に接続され、MOSトランジ
スタ91のゲートがクロック入力端子94に接続される。The output terminal of the inverter 77 is connected to the input terminal of the inverter 84 via the series connection of the MOS transistors 81, 82 and 83, and is also connected to the input terminal of the inverter 85. The output terminal of the inverter 85 is connected to the input terminal of the inverter 77 via the MOS transistors 89, 90, 92 connected in series. The gate of the MOS transistor 81 is connected to the clock input terminal 86, and the gate of the MOS transistor 82 is connected to the clock input terminal 87.
And the gate of the MOS transistor 83 is connected to the clock input terminal 88. The gate of the MOS transistor 89 is connected to the clock input terminal 92, the gate of the MOS transistor 90 is connected to the clock input terminal 93, and the gate of the MOS transistor 91 is connected to the clock input terminal 94.
インバータ84の出力端子が出力端子95に接続されると共
に、インバータ96の入力端子に接続される。インバータ
96の出力端子が並列接続されたMOSトランジスタ97,98,9
9を介してインバータ84の入力端子に接続される。MOSト
ランジスタ97のゲートがクロック入力端子100に接続さ
れ、MOSトランジスタ98のゲートがクロック入力端子101
に接続され、MOSトランジスタ99のゲートがクロック入
力端子102に接続される。The output terminal of the inverter 84 is connected to the output terminal 95 and the input terminal of the inverter 96. Inverter
MOS transistors 97, 98, 9 with 96 output terminals connected in parallel
It is connected to the input terminal of the inverter 84 via 9. The gate of the MOS transistor 97 is connected to the clock input terminal 100, and the gate of the MOS transistor 98 is connected to the clock input terminal 101.
And the gate of the MOS transistor 99 is connected to the clock input terminal 102.
入力端子71からのデータDaに対するフリップフロップと
して動作させるときには、クロック入力端子79,80及び1
01,102にローレベルを供給し、クロック入力端子87,88
及び93,94にハイレベルを供給する。そして、クロック
入力端子86,92にクロックCK11を供給し、クロック入力
端子78,100にその反転クロック▲▼を供給す
る。When operating as a flip-flop for the data Da from the input terminal 71, clock input terminals 79, 80 and 1
Supply low level to 01,102, clock input terminal 87,88
And 93, 94 are supplied with high level. Then, the clock CK11 is supplied to the clock input terminals 86 and 92, and the inverted clock thereof is supplied to the clock input terminals 78 and 100.
クロック入力端子79,80及び101,102にはローレベルが供
給されるので、MOSトランジスタ75,76及び98,99はオフ
状態に維持される。クロック入力端子87,88及び93,94に
はハイレベルが供給されるので、MOSトランジスタ90,91
及び82,83はオン状態に維持される。Since low levels are supplied to the clock input terminals 79, 80 and 101, 102, the MOS transistors 75, 76, 98, 99 are maintained in the off state. Since the high level is supplied to the clock input terminals 87, 88 and 93, 94, the MOS transistors 90, 91
And 82 and 83 are kept on.
反転クロック▲▼がハイレベルのときには、MO
Sトランジスタ74がオンし、入力端子71からのデータDa
がインバータ77に供給される。クロックCK11がハイレベ
ルになり、その反転クロック▲▼がローレベル
になると、MOSトランジスタ74がオフし、MOSトランジス
タ89がオンする。MOSトランジスタ89がオンすると、イ
ンバータ77の出力がインバータ85,MOSトランジスタ89,9
0,91を介してインバータ77に帰還され、このループにデ
ータが保持される。When the inverted clock ▲ ▼ is high level, MO
The S-transistor 74 turns on and the data from the input terminal 71 Da
Is supplied to the inverter 77. When the clock CK11 goes high and the inverted clock ▲ ▼ goes low, the MOS transistor 74 turns off and the MOS transistor 89 turns on. When the MOS transistor 89 is turned on, the output of the inverter 77 changes to the inverter 85, the MOS transistors 89, 9
It is fed back to the inverter 77 via 0, 91 and the data is held in this loop.
また、クロックCK11がハイレベルのときには、MOSトラ
ンジスタ81がオンし、MOSトランジスタ97がオフしてい
る。このため、インバータ77の出力がMOSトランジスタ8
1,82,83を介してインバータ84に供給される。クロックC
K11がローレベルになり、その反転クロック▲
▼がハイレベルになると、MOSトランジスタ81がオフ
し、MOSトランジスタ97がオンする。MOSトランジスタ97
がオンすると、インバータ84の出力がインバータ96,MOS
トランジスタ97を介してインバータ84に帰還され、この
ループにデータが保持される。したがって、出力端子95
からは入力データDaが１クロック遅れて出力される。When the clock CK11 is at high level, the MOS transistor 81 is on and the MOS transistor 97 is off. Therefore, the output of the inverter 77 is the MOS transistor 8
It is supplied to the inverter 84 via 1,82,83. Clock c
K11 goes low and its inverted clock ▲
When ▼ becomes high level, the MOS transistor 81 is turned off and the MOS transistor 97 is turned on. MOS transistor 97
When is turned on, the output of the inverter 84 is
The data is held in this loop by being fed back to the inverter 84 via the transistor 97. Therefore, the output terminal 95
The input data Da is output after 1 clock.
入力端子72からのデータDbに対するフリップフロップと
して動作させるときには、クロック入力端子78,80及び1
00,102にローレベルを供給し、クロック入力端子86,88
及び92,94にハイレベルを供給する。そして、クロック
入力端子87,93にクロックCK12を供給し、クロック入力
端子79,101にその反転クロック▲▼を供給す
る。When operating as a flip-flop for the data Db from the input terminal 72, clock input terminals 78, 80 and 1
Supply low level to 00 and 102, and clock input terminals 86 and 88
And supply high level to 92,94. Then, the clock CK12 is supplied to the clock input terminals 87 and 93, and the inverted clock thereof is supplied to the clock input terminals 79 and 101.
このようにすることにより、出力端子95から入力データ
Dbが１クロック遅れて出力される。By doing this, the input data from the output terminal 95
Db is output with a delay of 1 clock.
入力端子73からのデータDcに対するフリップフロップと
して動作させるときには、クロック入力端子78,79及び1
00,101にローレベルを供給し、クロック入力端子86,87
及び92,93にハイレベルを供給する。そして、クロック
入力端子88,94にクロックCK13を供給し、クロック入力
端子80,102にその反転クロック▲▼を供給す
る。When operating as a flip-flop for the data Dc from the input terminal 73, the clock input terminals 78, 79 and 1
Supply low level to 00, 101, clock input pins 86, 87
And supply high level to 92,93. Then, the clock CK13 is supplied to the clock input terminals 88 and 94, and the inverted clock thereof is supplied to the clock input terminals 80 and 102.
このようにすることにより、出力端子95から入力データ
Dcが１クロック遅れて出力される。By doing this, the input data from the output terminal 95
Dc is output with a delay of 1 clock.
この発明に依れば、３入力のフリップフロップを用いて
疑似ランダムパターンを内部生成できるので、多数のテ
ストベクトルを用いずにROMやPLAの試験を行うことがで
きる。然も、スキャンパスにより疑似ランダムパターン
を発生させるフリップフロップを任意の状態に設定でき
ると共に、シグニチャをスキャンパスで取り出すことが
でき、コントロールアビリティ及びオブザーブアビリテ
ィが良好である。According to the present invention, since a pseudo-random pattern can be internally generated by using a 3-input flip-flop, it is possible to test a ROM or PLA without using a large number of test vectors. However, the flip-flop that generates the pseudo-random pattern by the scan path can be set to an arbitrary state, and the signature can be extracted by the scan path, so that the control ability and the observe ability are excellent.
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例におけるフリップフロップの一例の接
続図、第３図，第４図及び第５図はこの発明の一実施例
におけるフリップフロップの一例の説明に用いるタイム
チャート、第６図はこの発明の一実施例におけるフリッ
プフロップの他の例の接続図、第７図は従来の試験回路
の説明に用いるブロック図である。 図面における主要な符号の説明 1:ROM、11〜15,21〜25:3ポートフリップフロップ、33,3
4:クロック入力端子、35:EX−NORゲート、36〜40:EX−O
Rゲート。1 is a block diagram of one embodiment of the present invention, FIG. 2 is a connection diagram of one example of a flip-flop in one embodiment of the present invention, and FIGS. 3, 4, and 5 are one embodiment of the present invention. A time chart used for explaining an example of the flip-flop in the example, FIG. 6 is a connection diagram of another example of the flip-flop in the embodiment of the present invention, and FIG. 7 is a block diagram used for explaining a conventional test circuit. . Description of main symbols in the drawing 1: ROM, 11 to 15, 21 to 25: 3-port flip-flop, 33, 3
4: Clock input terminal, 35: EX-NOR gate, 36 to 40: EX-O
R gate.
Claims (1)
と、 ３ポート入力型フリップフロップからなる第１のフリッ
プフロップ群と、 ３ポート入力型フリップフロップからなる第２のフリッ
プフロップ群とを含み、 上記第１のフリップフロップ群に属するフリップフロッ
プは、通常動作時にデータを入力する第１の入力ポート
と、試験時に外部からスキャン入力してデータを転送す
るための第２の入力ポートと、試験時に疑似ランダム信
号を発生するために上記第１のフリップフロップ群の出
力の一部が線形帰還された信号を入力すための第３の入
力ポートと、上記被試験回路に試験データを与えるため
の出力端子とを備え、 上記第２のフリップフロップ群に属するフリップフロッ
プは、通常動作時にデータを入力する第４の入力ポート
と、スキャンパスモード時にデータを外部へスキャンア
ウトするための第５の入力ポートと、試験時に上記パラ
レル入力パラレル出力型の被試験回路のデータをパラレ
ルで取り込み、シグニチャ解析を行うための第６の入力
ポートとを備えた ことを特徴とする試験回路。1. A parallel input / parallel output type circuit under test, a first flip-flop group consisting of three-port input flip-flops, and a second flip-flop group consisting of three-port input flip-flops, The flip-flops belonging to the above-mentioned first flip-flop group include a first input port for inputting data during normal operation, a second input port for external scan input and data transfer during testing, and a flip-flop for testing. A third input port for inputting a signal in which a part of the output of the first flip-flop group is linearly fed back to generate a pseudo-random signal, and an output for supplying test data to the circuit under test. A flip-flop belonging to the second flip-flop group, and a fourth input port for inputting data during normal operation. , A fifth input port for scanning out the data to the outside in the scan path mode, and a sixth input for performing the signature analysis by taking in the data of the circuit under test of the parallel input parallel output type at the time of the test. A test circuit characterized by having a port and.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61091827A JPH07122653B2 (en) | 1986-04-21 | 1986-04-21 | Test circuit |
| AT86114229T ATE84165T1 (en) | 1985-10-15 | 1986-10-14 | LOGICAL CIRCUIT WITH LINKED MULTIPORT FLIP FLOPS. |
| DE8686114229T DE3687407T2 (en) | 1985-10-15 | 1986-10-14 | Logical circuit with interconnected multi-port flip-flops. |
| US06/918,150 US4733405A (en) | 1985-10-15 | 1986-10-14 | Digital integrated circuit |
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Family Applications (1)
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-
1986
- 1986-04-21 JP JP61091827A patent/JPH07122653B2/en not_active Expired - Fee Related
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| JPS62249083A (en) | 1987-10-30 |
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