JPH0713655B2 - 集積回路のテスト方法 - Google Patents
集積回路のテスト方法Info
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- JPH0713655B2 JPH0713655B2 JP63293533A JP29353388A JPH0713655B2 JP H0713655 B2 JPH0713655 B2 JP H0713655B2 JP 63293533 A JP63293533 A JP 63293533A JP 29353388 A JP29353388 A JP 29353388A JP H0713655 B2 JPH0713655 B2 JP H0713655B2
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- memory
- test
- logic
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- integrated circuit
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- 238000010998 test method Methods 0.000 title description 3
- 238000012360 testing method Methods 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 8
- 238000004088 simulation Methods 0.000 claims description 7
- 230000010354 integration Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路のテスト方法に関し、特に、論理回路
とメモリ回路が混在する集積回路（以下「論理混在メモ
リ集積回路」という）のテスト方法に関するものであ
る。
とメモリ回路が混在する集積回路（以下「論理混在メモ
リ集積回路」という）のテスト方法に関するものであ
る。
従来、この種の論理混在メモリ集積回路のテストとして
は、メモリ部を含む回路全体のシミュレーションを行な
って作成したテストパターンを用いてテストしていた。
また、メモリ部のテストを論理部とは独立にテストでき
る回路の場合には、メモリ部のみメモリ専用テスタを用
いてテストしていた。
は、メモリ部を含む回路全体のシミュレーションを行な
って作成したテストパターンを用いてテストしていた。
また、メモリ部のテストを論理部とは独立にテストでき
る回路の場合には、メモリ部のみメモリ専用テスタを用
いてテストしていた。
上述した従来のテスト方法では、回路全体のシミュレー
ションを行なって作成したテストパターンを用いる場
合、故障によりテスタでエラーとなった時、それがメモ
リ部の故障なのか論理部の故障なのかの切り分けができ
ないため、不良解析が非常に困難になるという欠点があ
った。
ションを行なって作成したテストパターンを用いる場
合、故障によりテスタでエラーとなった時、それがメモ
リ部の故障なのか論理部の故障なのかの切り分けができ
ないため、不良解析が非常に困難になるという欠点があ
った。
また、メモリ部をメモリ専用テスタでテストする場合、
回路全体でエラーが検出され、かつメモリ部が正常であ
れば、間接的にメモリに関係のない論理部の故障である
と診断できるが、メモリの制御回路等のメモリ回りの論
理部に故障がある場合、メモリ部の故障と切り分けがで
きないという問題があった。
回路全体でエラーが検出され、かつメモリ部が正常であ
れば、間接的にメモリに関係のない論理部の故障である
と診断できるが、メモリの制御回路等のメモリ回りの論
理部に故障がある場合、メモリ部の故障と切り分けがで
きないという問題があった。
さらに、冗長ビットを有する再構成可能なメモリ回路の
場合、メモリ部に故障があっても再構成して正常なメモ
リとして使用することができるが、このとき、メモリ以
外の論理部が正常であるかどうかの確認がメモリを再構
成して再度テストするまで分からないため、再構成が無
駄に終わり、余分な費用・工数がかかるという欠点があ
った。
場合、メモリ部に故障があっても再構成して正常なメモ
リとして使用することができるが、このとき、メモリ以
外の論理部が正常であるかどうかの確認がメモリを再構
成して再度テストするまで分からないため、再構成が無
駄に終わり、余分な費用・工数がかかるという欠点があ
った。
このような課題を解決するために本発明は、論理回路と
メモリ回路が混在する集積回路のテスト方法において、
メモリの出力を常に不定値としてシミュレーションを行
なって作成したテストパターンを用いて論理部のテスト
を行ない、メモリ部テストパターン発生部により発生し
たメモリテストパターンを用いてメモリ部のみをテスト
し、メモリの出力をメモリ動作の通りにシミュレーショ
ンを行なって作成したテストパターンを用いて集積回路
全体のテストを行なうようにしたものである。
メモリ回路が混在する集積回路のテスト方法において、
メモリの出力を常に不定値としてシミュレーションを行
なって作成したテストパターンを用いて論理部のテスト
を行ない、メモリ部テストパターン発生部により発生し
たメモリテストパターンを用いてメモリ部のみをテスト
し、メモリの出力をメモリ動作の通りにシミュレーショ
ンを行なって作成したテストパターンを用いて集積回路
全体のテストを行なうようにしたものである。
本発明による集積回路のテスト方法においては、メモリ
部の故障の有無に関係なく論理部のテストと診断を行な
うことができ、また、メモリ部を論理部とは独立にテス
トでき、さらに、回路全体のテストを行なうことができ
る。
部の故障の有無に関係なく論理部のテストと診断を行な
うことができ、また、メモリ部を論理部とは独立にテス
トでき、さらに、回路全体のテストを行なうことができ
る。
第１図は、本発明による集積回路のテスト方法の一実施
例を説明するためのフローチャートである。本実施例は
第１〜第３のテスト工程から成る。第１のテスト工程に
おいては、回路データとシミュレーションの入力パター
ンを入力して（ステップ1,2）、メモリ出力を常に不定
値としたシミュレーションを行ない（ステップ３）、作
成した論理部テストパターン（ステップ４）を用いて論
理部のテストを行なう。次に、第２のテスト工程におい
ては、入力された回路データ（ステップ１）に基づきメ
モリ部テストパターン発生部により発声されたマーチパ
ターンやギャロップパターンといったメモリ部テストパ
ターンを用いてメモリ部のみをテストする（ステップ
５）。次に、第３のテスト工程においては、回路データ
とシミュレーションの入力パターンを入力して（ステッ
プ1,2）、メモリ動作を含む回路全体のシミュレーショ
ンを行ない（ステップ６）、作成した回路全体のテスト
パターン（ステップ７）を用いて集積回路全体のテスト
を行なう。
例を説明するためのフローチャートである。本実施例は
第１〜第３のテスト工程から成る。第１のテスト工程に
おいては、回路データとシミュレーションの入力パター
ンを入力して（ステップ1,2）、メモリ出力を常に不定
値としたシミュレーションを行ない（ステップ３）、作
成した論理部テストパターン（ステップ４）を用いて論
理部のテストを行なう。次に、第２のテスト工程におい
ては、入力された回路データ（ステップ１）に基づきメ
モリ部テストパターン発生部により発声されたマーチパ
ターンやギャロップパターンといったメモリ部テストパ
ターンを用いてメモリ部のみをテストする（ステップ
５）。次に、第３のテスト工程においては、回路データ
とシミュレーションの入力パターンを入力して（ステッ
プ1,2）、メモリ動作を含む回路全体のシミュレーショ
ンを行ない（ステップ６）、作成した回路全体のテスト
パターン（ステップ７）を用いて集積回路全体のテスト
を行なう。
第２図は、本発明による集積回路のテスト方法が適用さ
れる論理混在メモリ集積回路の一例を示す構成図であ
る。同図において、論理混在メモリ集積回路10は、スキ
ャン機能を有するレジスタ11および12で囲まれたRAM13
と論理部14から成る。
れる論理混在メモリ集積回路の一例を示す構成図であ
る。同図において、論理混在メモリ集積回路10は、スキ
ャン機能を有するレジスタ11および12で囲まれたRAM13
と論理部14から成る。
第１のテスト工程では、RAM13の出力を常に不定値とし
てシミュレーションを行なって作成されたテストパター
ンを用いてテストするため、RAM13の読出しデータを取
り込むタイミングではレジスタ12の期待値は不定とな
り、テスト時マスクされ、レジスタ12がRAM13以外のデ
ータを取り込むタイミングでは期待値が確定となり、RA
M13以外の論理部14のテストを行なうことができる。こ
の結果、RAM13が故障していても論理部14が正常であれ
ば、テスト結果はOK（良し）となり、逆にテスト結果が
エラーであれば、論理部14に故障があるとみなせる。
てシミュレーションを行なって作成されたテストパター
ンを用いてテストするため、RAM13の読出しデータを取
り込むタイミングではレジスタ12の期待値は不定とな
り、テスト時マスクされ、レジスタ12がRAM13以外のデ
ータを取り込むタイミングでは期待値が確定となり、RA
M13以外の論理部14のテストを行なうことができる。こ
の結果、RAM13が故障していても論理部14が正常であれ
ば、テスト結果はOK（良し）となり、逆にテスト結果が
エラーであれば、論理部14に故障があるとみなせる。
第２のテスト工程では、メモリテスト用のテストパター
ンを用いてテストを行なうが、RAM13が論理部14で囲ま
れているため、レジスタ11,12および論理部14の一部の
回路を通してRAM13の読み書きを行ないテストすること
になる。この時、レジスタ11,12および論理回路14は第
１のテスト工程においてテストされているため、第２の
テスト工程においてエラーとなる時はRAM13の故障であ
るみなせる。
ンを用いてテストを行なうが、RAM13が論理部14で囲ま
れているため、レジスタ11,12および論理部14の一部の
回路を通してRAM13の読み書きを行ないテストすること
になる。この時、レジスタ11,12および論理回路14は第
１のテスト工程においてテストされているため、第２の
テスト工程においてエラーとなる時はRAM13の故障であ
るみなせる。
第３のテスト工程では、メモリ動作を含めて回路全体を
シミュレーションして作成したテストパターンを用いて
テストするため、集積回路全体が正常に動作するかどう
かをテストできる。さらに、RAM13と論理部14のつなぎ
目の部分の回路に故障がないかどうかを診断することで
きる。
シミュレーションして作成したテストパターンを用いて
テストするため、集積回路全体が正常に動作するかどう
かをテストできる。さらに、RAM13と論理部14のつなぎ
目の部分の回路に故障がないかどうかを診断することで
きる。
以上説明したように本発明は、メモリ部の出力を不定値
としたシミュレーションにより作成したテストパターン
を用いてテストすることによりRAM部の故障の有無に関
係なく論理部のテストと診断を行なうことができ、メモ
リ部用のテストパターンを用いてテストすることにより
メモリ部を論理部とは独立にテストでき、メモリ動作を
含む回路全体のシミュレーションにより作成したテスト
パターンを用いてテストすることにより回路全体のテス
トを行なうことができるので、不良解析に十分なテスト
を行なうことができると共に、テスタでエラーとなった
時の故障個所の切り分けが容易であるという効果があ
る。
としたシミュレーションにより作成したテストパターン
を用いてテストすることによりRAM部の故障の有無に関
係なく論理部のテストと診断を行なうことができ、メモ
リ部用のテストパターンを用いてテストすることにより
メモリ部を論理部とは独立にテストでき、メモリ動作を
含む回路全体のシミュレーションにより作成したテスト
パターンを用いてテストすることにより回路全体のテス
トを行なうことができるので、不良解析に十分なテスト
を行なうことができると共に、テスタでエラーとなった
時の故障個所の切り分けが容易であるという効果があ
る。
特に、冗長ビットを有する再構成可能なメモリ回路の場
合、メモリ部に故障があっても、論理部が正常であるか
どうかをテストできるため、論理部に故障があり、メモ
リ部を再構成しても使えないチップを事前にチェックで
き、再構成が無駄に終わることにより余分な費用・工数
を大幅に削減することができるという効果がある。
合、メモリ部に故障があっても、論理部が正常であるか
どうかをテストできるため、論理部に故障があり、メモ
リ部を再構成しても使えないチップを事前にチェックで
き、再構成が無駄に終わることにより余分な費用・工数
を大幅に削減することができるという効果がある。
第１図は本発明による集積回路のテスト方法の一実施例
を説明するためのフローチャート、第２図は論理混在メ
モリ集積回路を示す構成図である。 10……論理混在メモリ集積回路、11,12……レジスタ、1
3……RAM、14……論理部。
を説明するためのフローチャート、第２図は論理混在メ
モリ集積回路を示す構成図である。 10……論理混在メモリ集積回路、11,12……レジスタ、1
3……RAM、14……論理部。
Claims (1)
- 【請求項１】論理回路とメモリ回路が混在する集積回路
のテスト方法において、メモリの出力を常に不定値とし
てシミュレーションを行なって作成したテストパターン
を用いて論理部のテストを行なう第１の工程と、メモリ
部テストパターン発生部により発生したメモリ部テスト
パターンを用いてメモリ部のみをテストする第２の工程
と、メモリの出力をメモリ動作の通りにシミュレーショ
ンを行なって作成したテストパターンを用いて集積回路
全体のテストを行なう第３の工程とから成ることを特徴
とする集積回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293533A JPH0713655B2 (ja) | 1988-11-22 | 1988-11-22 | 集積回路のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293533A JPH0713655B2 (ja) | 1988-11-22 | 1988-11-22 | 集積回路のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140678A JPH02140678A (ja) | 1990-05-30 |
| JPH0713655B2 true JPH0713655B2 (ja) | 1995-02-15 |
Family
ID=17795974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63293533A Expired - Fee Related JPH0713655B2 (ja) | 1988-11-22 | 1988-11-22 | 集積回路のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713655B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102435935A (zh) * | 2011-10-28 | 2012-05-02 | 上海宏力半导体制造有限公司 | 扫描测试方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3063706B2 (ja) | 1997-09-30 | 2000-07-12 | 日本電気株式会社 | 故障診断装置及びプログラムを記録した機械読み取り可能な記録媒体 |
-
1988
- 1988-11-22 JP JP63293533A patent/JPH0713655B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102435935A (zh) * | 2011-10-28 | 2012-05-02 | 上海宏力半导体制造有限公司 | 扫描测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02140678A (ja) | 1990-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |