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JPH0713866B2 - 高速センシング動作を実行するセンスアンプ - Google Patents
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JPH0713866B2 - 高速センシング動作を実行するセンスアンプ - Google Patents

高速センシング動作を実行するセンスアンプ

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JPH0713866B2
JPH0713866B2 JP31625691A JP31625691A JPH0713866B2 JP H0713866 B2 JPH0713866 B2 JP H0713866B2 JP 31625691 A JP31625691 A JP 31625691A JP 31625691 A JP31625691 A JP 31625691A JP H0713866 B2 JPH0713866 B2 JP H0713866B2
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  • Microelectronics & Electronic Packaging (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置、中
でもＤＲＡＭ（ダイナミックランダムアクセスメモリ
ー）に関するもので、特に高速センシング（sensing ）
動作を実行するセンスアンプに関するものである。
【０００２】
【従来の技術】半導体メモリー装置の高集積化にともな
い、動作電圧の低電圧化や、データアクセス（data acc
ess ）時間の高速化が要求されている。このような要求
に対応するメモリー素子の研究が活発に行われている
が、その中でもメモリー素子の高速動作に一番重要な役
割をするビット線のセンシング動作に関連する研究が一
番活発に行われている状況である。特に、ビット線のセ
ンシング動作はセンスアンプのセンシング能力及び動作
速度により決定され、これはこの分野によく知られてい
る事実である。このような従来のセンスアンプについて
図３、図４、図５に示した。
【０００３】図３に従来のセンスアンプを用いた回路の
例を示す。メモリーセルアレイをブロック化したアレイ
ブロックに接続されたビット線対９、１０と、これに接
続されたＰＭＯＳトランジスタ５、６から成るセンスア
ンプＰＳ及びＮＭＯＳトランジスタ７、８から成るセン
スアンプＮＳと、、分離トランジスタ１、２と、入出力
トランジスタ３、４と、入出力線対１１、１２と、から
成っている。
【０００４】図３で、ビット線９、１０が接続したメモ
リーセルがワード線（図示されていない）によって選択
されると、分離トランジスタ１、２の制御信号である電
圧Ａ２が電源電圧Ｖｃｃレベルである“ハイ”レベルに
上昇し、そして、センスアンプＰＳ、ＮＳの動作後に入
出力トランジスタ３、４の制御信号である電圧Ａ４が
“ハイ”レベルに上昇して、ビット線９、１０のデータ
が出力される。
【０００５】このような読出し動作について、図３の回
路の読出し動作タイミング図である図４を参照して詳細
に説明する。ただし、メモリーセルが選択される前に
は、ビット線９、１０は各々ＶCC／２レベルにプリチャ
ージ（precharge ）されており、センスアンプＰＳのノ
ードＰ１及びセンスアンプＮＳのノードＮ１は、電圧Ａ
１及び電圧Ａ３によって各々ＶCC／２レベルにプリチャ
ージされている。
【０００６】メモリーセルが選択されると、電圧Ａ１及
びＡ３はＲＡＳ（ロウアドレスストローブ信号）によっ
て各々電源電圧Ｖｃｃレベル及び接地電圧Ｖｓｓレベル
を供給する。すると、ノードＮ１がＶCC／２レベルから
接地電圧Ｖｓｓレベルになり、センスアンプＮＳがビッ
ト線９、１０の内、電位の低いビット線を接地電圧Ｖｓ
ｓレベルに降下させる。そして所定の時間後にセンスア
ンプＰＳが動作して、このときノードＰ１がＶCC／２レ
ベルから電源電圧Ｖｃｃレベルになっているので、ビッ
ト線９、１０の内、電位の高いビット線を電源電圧Ｖｃ
ｃレベルに上昇させる。
【０００７】しかし、このような構造においてはビット
線対９、１０が初期にＶCC／２レベルにプリチャージさ
れているので、分離ゲート１、２によって分離されてい
るビット線同士の電荷分配（charge sharing）が相当遅
延して発生するばかりでなく、ビット線自体の負荷に因
ってビット線対９、１０の間の電位差の変化速度が相当
遅くなる。これは、通常、ビット線対９、１０の間の電
位差が１Ｖ程度となったときにターンオンする入出力ト
ランジスタ３、４のターンオン時点を遅延させることと
なり、その結果、データアクセス時間が遅くなる現象を
招来する。
【０００８】従来のセンスアンプに関する他の実施例を
図５に示した。図５に示した回路は、隣接するアレイブ
ロックがＮ形センスアンプＮＳＡ及び入出力トランジス
タ３１、３２及び入出力線３５、３６を共有する構成で
ある。アレイブロック４０が選択されたときには、分離
トランジスタ２３、２４の制御信号である電圧Ｂ５を０
Ｖにして前記の共有する素子からアレイブロック１５を
隔離する。同様に、アレイブロック１５が選択されたと
きには、分離トランジスタ２１、２２の制御信号である
電圧Ｂ２を０Ｖにしてアレイブロック４０を隔離する。
図５の回路は、図３の回路に比べて集積度は大幅に向
上したが、ビット線のセンシング動作及びデータを入出
力線３５、３６に伝送する動作が図３の回路と同様の方
式であるため、高速センシング動作に対する問題点は解
決されていない。
【０００９】
【発明が解決しようとする課題】したがって本発明の目
的は、高集積で且つ高速センシング動作を実現するセン
スアンプを提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、多数のメモリーセルから成るメモリ
ーセルアレイをブロック化した複数のアレイブロック
と、隣接したアレイブロックに共通に連結されたビット
線対と、このビット線対上に設置され、所定のメモリー
セルが選択されるときに隣接したアレイブロックを分離
する二つの分離トランジスタ対と、チップ外部とのデー
タの入出力をする入出力線対と、ビット線対と入出力線
対との間に設置された入出力トランジスタと、を有する
半導体メモリー装置において、第１動作時に二つの分離
トランジスタ対の間のビット線対を電源電圧レベルにプ
リチャージし、そして、第２動作時にこのビット線対の
内の一方のビット線を電源電圧レベルに維持すると共に
他方のビット線を接地電圧レベルに降下させてビット線
対の間の電位差を増幅するセンスアンプを、二つの分離
トランジスタ対の間のビット線対に設置したことを特徴
とする。また、前記の第１動作時が、ビット線対が接続
しているアレイブロック内の所定のメモリーセルが選択
されない時であり、第２動作時が、ビット線対が接続し
ているアレイブロック内の所定のメモリーセルが選択さ
れた時であることを特徴とする。
【００１１】
【作用】以上のような構成とすることで、ビット線から
入出力線へデータを伝送する際の電位差の増幅を迅速に
することができ、その結果、高速センシング動作すなわ
ちデータアクセス時間の短縮が可能となった。
【００１２】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明する。本発明によるセンスアンプの実施例を図１に
示しており、これによる読出し動作のタイミング図を図
２に示している。では、図１を用いて本発明によるセン
スアンプの実施例を説明する。
【００１３】一点鎖線で表示のブロックが本発明に係る
センスアンプブロック１００であり、それ以外の残りの
素子（即ち、分離トランジスタ５１、５２、５３、５
４、入出力トランジスタ６１、６２、入出力線６５、６
６、アレイブロック７０、７５等）はこの分野における
公知の事項であるので、その説明は省略する。センスア
ンプブロック１００は大別するとプリチャージ手段１０
０Ａとセンシング手段１００Ｂに分けられる。プリチャ
ージ手段１００Ａは、ゲートにφＰＲ（プリチャージ信
号）が印加され、チャネルが電源電圧Ｖｃｃ端とビット
線６３との間に連結された第１負荷トランジスタ５５
と、ゲートにφＰＲが印加され、チャネルが電源電圧Ｖ
ｃｃ端とビット線６４との間に接続された第２負荷トラ
ンジスタ５６と、から構成される。
【００１４】ここで、φＰＲはＲＡＳ（ロウアドレスス
トローブ信号、rowaddress strobe）から発生し、ＲＡ
Ｓ発生時には“ハイ”レベルとなる。
【００１５】センシング手段１００Ｂは、ＬＡ（第１ク
ロック信号）が印加されるノードＰとビット線６３との
間にチャネルが連結され、ビット線６４にゲートが接続
されたＰ形第１センシングトランジスタ５７と、ノード
Ｐとビット線６４との間にチャネルが連結され、ビット
線６３にゲートが接続されたＰ形第２センシングトラン
ジスタ５８と、ＬＡ′（第２クロック信号）が印加され
るノードＮとビット線６３との間にチャネルが連結さ
れ、ビット線６４にゲートが接続されたＮ形第１センシ
ングトランジスタ５９と、ノードＮとビット線６４との
間にチャネルが連結され、ビット線６３にゲートが接続
されたＮ形第２センシングトランジスタ６０と、から構
成される。
【００１６】ここで、Ｐ形第１及び第２センシングトラ
ンジスタ５７、５８はＰ形セスアンプを構成しており、
Ｎ形第１及び第２センシングトランジスタ５９、６０は
Ｎ形センスアンプを構成している。
【００１７】以下の説明においては分かりやすいよう
に、便宜上、ビット線６３の内の分離トランジスタ５１
と５３の間の部分を第１センシングノードＳＡＮと呼
び、ビット線６４の内の分離トランジスタ５２と５４の
間の部分を第２センシングノードＳＡＮ′と呼ぶことと
する。
【００１８】図１から分かるように、第１センシングノ
ードＳＡＮ及び第２センシングノードＳＡＮはビット線
６３、６４の電位を伝送する。尚、第１動作時（メモリ
ーセルが選択されてないとき）には、第１センシングノ
ードＳＡＮ及び第２センシングノードＳＡＮは第１及び
第２負荷トランジスタ５５、５６によって各々電源電圧
Ｖｃｃレベルにプリチャージされる。また、第１動作時
には、ＬＡ及びＬＡ′は電源電圧Ｖｃｃレベルであり、
これによりノードＰ及びＮは各々電源電圧Ｖｃｃレベル
にプリチャージされている。第２動作時（メモリーセル
が選択されたとき）すなわちビット線のセンシング動作
時には、ＬＡは電源電圧Ｖｃｃレベルを維持し、ＬＡ′
は接地電圧Ｖｓｓレベルに変化する。
【００１９】図１の回路の動作特性を図２を参照して説
明する。図１において、第１動作時はアレイブロック７
０から分離トランジスタ５１、５２まで及びアレイブロ
ック７５から分離トランジスタ５３、５４までの各ビッ
ト線６３、６４は各々Ｖｃｃ／２レベルにプリチャージ
され、第１及び第２センシングノードＳＡＮ、ＳＡＮ′
は各々電源電圧Ｖｃｃレベルにプリチャージされてお
り、そして、分離トランジスタ５１、５２、５３、５４
はすべてターンオフしていることは同図より理解される
であろう。
【００２０】外部の信号によって読出し動作が開始さ
れ、ワード線ＷＬ（図２参照）によって所定のメモリー
セルが選択され、このメモリーセルに記憶されているデ
ータがこれに接続したビット線対６３、６４に伝送され
て、ビット線対６３、６４の間に電位差が発生する。例
えば、アレイブロック７０内のメモリーセルが選択され
たとすると、分離トランジスタ５１、５２に印加される
ＩＳＯＬ（制御信号）が“ハイ”レベルになる。する
と、ビット線６３、６４の内の低い電位のビット線に接
続している分離トランジスタが先にターンオンする。し
たがって、低い電位のビット線と接続しているセンシン
グノードの電位が低い電位のビット線に伝送されて低く
なる。例えば、ビット線６４の方が低電位であったとす
ると、分離トランジスタ５２が分離トランジスタ５１よ
り先にターンオンして第２センシングノードＳＡＮ′と
ビット線６４との電荷分配が発生し、その結果、第２セ
ンシングノードＳＡＮ′の電位が低くなる。一方、第１
センシングノードＳＡＮの電位はそのまま維持される。
第２センシングノードＳＡＮ′の電位は接地電圧Ｖｓｓ
レベルに変化したノードＮに放電し始めるので、さらに
第２センシングノードＳＡＮ′の電位が徐々に低電位と
なりＮ形センスアンプの第１センシングトランジスタ５
９が徐々にターンオフしていき、第１センシングノード
ＳＡＮの電位はラッチされる。
【００２１】これを数式で表現すると次のようになる。
すなわち、メモリーセルの静電容量をＣｓ、センシング
ノードの静電容量をＣｓｎとすると、例えば“０”デー
タのメモリーセルの読出し動作時に、この“０”データ
が、ＶCC／２レベルにプリチャージされているビット線
に伝送された後に分離トランジスタを介してさらにセン
シングノードに伝送されたとする。このとき、ビット線
に電位の変化がないと仮定すると、 Ｃｓ・Ｖｃｃ／２≒（Ｖｃｃ−Ｖｆ）・Ｃｓｎ で表せる。ここで、Ｖｆはセンシングノードの最終電位
で、 Ｖｆ＝Ｖｃｃ−（Ｃｓ・Ｖｃｃ）／２Ｃｓｎ となる。例えば、Ｖｃｃ＝５Ｖ、Ｃｓｎ＝３Ｃｓである
とすると、Ｖｆ＝４．１７Ｖになってセンシングノード
には０．８３Ｖの電位差が発生する。
【００２２】上記の式は分離トランジスタに印加される
ＩＳＯＬがＶｃｃ／２＋Ｖｔｈ（Ｖｔｈは分離トランジ
スタのしきい電圧）のときのものである。これがＶｃｃ
／２＋Ｖｔｈより高くなると、それまでターンオフして
いた分離トランジスタ５１もターンオンし、これにより
電荷分配していなかった第１センシングノードＳＡＮも
電荷分配を開始する。このことは、図２に示すようなＩ
ＳＯＬの電圧の上昇角度を調節することで、分離トラン
ジスタ５１、５２がターンオンする時間の“ずれ”を制
御できることを意味する。
【００２３】しかしながら、既に第１センシングノード
ＳＡＮには電源電圧Ｖｃｃレベルの電位がラッチされて
おり、第２センシングノードＳＡＮ′にはこれより低電
位がラッチされているので、第１及び第２センシングノ
ードＳＡＮ、ＳＡＮ′の間の増幅された電位差は維持さ
れる。したがって、第２センシングノードＳＡＮ′の電
位は接地電圧ＶｓｓレベルのノードＮに放電され続けて
接地電圧Ｖｓｓへ降下し、これにより、Ｐ形センスアン
プの第１センシングトランジスタ５７はターンオン、Ｎ
形センスアンプの第１センシングトランジスタ５９はタ
ーンオフして、第１センシングノードＳＡＮの電位は電
源電圧ＶｃｃレベルのノードＰを通じて継続して電源電
圧Ｖｃｃレベルの電位を維持する。
【００２４】このようなセンシング動作は図２に示すよ
うに高速で行われると共に、第１及び第２センシングノ
ードＳＡＮ、ＳＡＮ′の間の電位差も大幅に増幅される
ので、直ちに入出力トランジスタ６１、６２を通じて入
出力線６５、６６に充分な電位差をもって伝送可能であ
る。その結果、データのチップ外部への伝送もそれだけ
高速で行える。これは図４に示した従来回路の読出し動
作タイミング図のＴ１区間と図２に示した本発明による
読出し動作タイミング図のＴ２区間を比較すれば容易に
理解することができるであろう。
【００２５】すなわち、Ｔ１区間では入出力線対１１、
１２の電位差は微弱でデータアクセス時間の短縮を実現
するのは困難であるが、Ｔ１区間と同時間で比較したＴ
２区間では入出力線対６５、６６の電位差は充分に増幅
されているので、データアクセス時間の短縮が実現でき
る。
【００２６】上述の本発明の実施例では、図１のアレイ
ブロック７０のメモリーセルが選択される場合を例とし
て説明してきたが、アレイブロック７５の場合も上述の
説明と同様に説明できることは容易に理解できるであろ
う。また、本発明に係るセンスアンプブロックは隣接し
たアレイブロックが共有するように設計してあり、高集
積化にも有利なようになっている。
【００２７】図１に示した回路は本発明の思想を実現し
た最適の実施例であって、センシングノードを電源電圧
レベルの電位にプリチャージする手段は本発明の技術的
な範疇を外れない限り異なった構成とすることもでき
る。
【００２８】
【発明の効果】以上説明してきたように本発明によるセ
ンスアンプは、レイアウトが簡単で高集積化に適し、従
来に比べより高速なセンシング動作が実行でき、しかも
特に低い電源電圧を採択するメモリー素子において効果
が絶大であるので、１６メガビット以上の高集積ＤＲＡ
Ｍのようにビット線の負荷が大きくなる上に高速動作を
要求するようなメモリー素子に対して大きく貢献でき
る。
【図面の簡単な説明】
【図１】本発明によるセンスアンプの実施例を示す回路
図。
【図２】本発明によるセンスアンプを用いた回路の動作
タイミング図。
【図３】従来のセンスアンプの実施例を示す回路図。
【図４】図３の回路の動作タイミング図。
【図５】従来のセンスアンプの別の実施例を示す回路
図。
【符号の説明】
５７ Ｐ形第１センシングトランジスタ ５８ Ｐ形第２センシングトランジスタ ５９ Ｎ形第１センシングトランジスタ ６０ Ｎ形第２センシングトランジスタ ６３、６４ ビット線 ６５、６６ 入出力線 １００ センスアンプブロック １００Ａ プリチャージ手段 １００Ｂ センシング手段 ＳＡＮ 第１センシングノード ＳＡＮ′ 第２センシングノード

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 多数のメモリーセルから成るメモリーセ
    ルアレイをブロック化した複数のアレイブロックと、隣
    接したアレイブロックに共通に連結されたビット線対
    と、このビット線対上に設置され、所定のメモリーセル
    が選択されるときに隣接したアレイブロックを分離する
    二つの分離トランジスタ対と、チップ外部とのデータの
    入出力をする入出力線対と、ビット線対と入出力線対と
    の間に設置された入出力トランジスタと、を有する半導
    体メモリー装置におけるセンスアンプであって、第１動
    作時に二つの分離トランジスタ対の間のビット線対を電
    源電圧レベルにプリチャージし、そして、第２動作時に
    このビット線対の一方のビット線を電源電圧レベルに維
    持すると共に他方のビット線を接地電圧レベルに降下さ
    せてビット線対の間の電位差を増幅する機能を有し、且
    つ二つの分離トランジスタ対の間のビット線対に設置さ
    れるようにして成るセンスアンプ。
  2. 【請求項２】 第１動作時が、ビット線対が接続してい
    るアレイブロック内の所定のメモリーセルが選択されな
    いときであり、第２動作時がビット線対が接続している
    アレイブロック内の所定のメモリーセルが選択されたと
    きである請求項１記載のセンスアンプ。
  3. 【請求項３】 センスアンプが、ビット線対に設置され
    所定の制御信号によってこのビット線対を電源電圧レベ
    ルにプリチャージするプリチャージ手段と、ビット線対
    に設置されこのビット線対の電位差を増幅するセンシン
    グ手段と、から成る請求項１記載のセンスアンプ。
  4. 【請求項４】 プリチャージ手段が、ゲートに所定の制
    御信号が印加され、ビット線対の一方と電源電圧端との
    間にチャネルが連結された第１負荷トランジスタと、ゲ
    ートに前記の所定の制御信号が印加され、ビット線対の
    他方と電源電圧端との間にチャネルが連結された第２負
    荷トランジスタと、から成る請求項３記載のセンスアン
    プ。
  5. 【請求項５】 センシング手段が、第１クロック信号が
    印加される第１ノードとビット線対の一方との間にチャ
    ネルが連結され、ビット線対の他方にゲートが接続され
    たＰ形第１センシングトランジスタと、ビット線対の一
    方にゲートが接続され、前記の第１ノードとビット線対
    の他方との間にチャネルが連結されたＰ形第２センシン
    グトランジスタと、第２クロック信号が印加される第２
    ノードとビット線対の一方との間にチャネルが連結さ
    れ、ビット線対の他方にゲートが接続されたＮ形第１セ
    ンシングトランジスタと、ビット線対の一方にゲートが
    接続され、前記第２ノードとビット線対の他方にチャネ
    ルが連結されたＮ形第２センシングトランジスタと、か
    ら成る請求項３記載のセンスアンプ。
  6. 【請求項６】 第１クロック信号がセンシング動作以前
    及びセンシング動作時に継続して電源電圧レベルの信号
    であり、第２クロック信号がセンシング動作以前は電源
    電圧レベルで且つセンシング動作時は接地電圧レベルの
    信号である請求項５記載のセンスアンプ。
  7. 【請求項７】 半導体メモリー装置のメモリーセルに接
    続されたビット線対に設置され、第１状態では同一の論
    理レベルであり、第２状態では相補的な論理レベルとな
    る一対のクロック信号によって動作するセンスアンプに
    おいて、第１及び第２状態を通じて電源電圧レベルの電
    位に維持される第１センシングノードと、第１状態では
    電源電圧レベルの電位であり、第２状態では電源電圧よ
    り低いレベルの電位となる第２センシングノードと、を
    ビット線対上に具備したことを特徴とするセンスアン
    プ。
  8. 【請求項８】 第１状態が、ビット線対が選択されない
    ときの状態であり、第２状態が、ビット線対が選択され
    たときの状態である請求項７記載のセンスアンプ。
JP31625691A 1991-06-19 1991-11-29 高速センシング動作を実行するセンスアンプ Expired - Fee Related JPH0713866B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019910010195A KR940008296B1 (ko) 1991-06-19 1991-06-19 고속 센싱동작을 수행하는 센스앰프
KR10195/1991 1991-06-19

Publications (2)

Publication Number Publication Date
JPH04370596A JPH04370596A (ja) 1992-12-22
JPH0713866B2 true JPH0713866B2 (ja) 1995-02-15

Family

ID=19316017

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