JPH0713877B2

JPH0713877B2 - 半導体メモリ

Info

Publication number: JPH0713877B2
Application number: JP63263153A
Authority: JP
Inventors: 春希戸田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-10-19
Filing date: 1988-10-19
Publication date: 1995-02-15
Anticipated expiration: 2010-02-15
Also published as: KR900006976A; EP0365002A2; EP0365002B1; US5010518A; EP0365002A3; JPH02110893A; DE68926811T2; DE68926811D1

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、強誘電体セルを用いたリフレッシュ不要の不
揮発性性を有する半導体メモリのセルデータセンス回路
に係り、例えば磁気ディスクの代替としての半導体ディ
スクや画像処理用の画像データのバッファメモリとして
使用される半導体メモリに関する。

（従来の技術） DRAM（ダイナミック型ランダムアクセスメモリ）は、従
来、第16図に示すように、１つの情報保持用のキャパシ
タC1と１つの電荷転送用のMOSトランジスタT1とが接続
されてなるメモリセルを用いている。このメモリセル
は、キャパシタC1の一端側の電極には一定のセルプレー
ト電圧Vpを印加しておき、ワード線WLを高レベルにして
MOSトランジスタT1をオンにすることによって、キャパ
シタC1にビット線BLからMOSトランジスタT1を介して電
荷を書込み、ワード線WLを低レベルにしてMOSトランジ
スタT1をオフにすることによって、キャパシタC1の電荷
（データ）を保持しておくものである。

上記したように、DRAMは、セル構造が単純であることか
らセル面積が小さいという特徴があり、高密度の記憶素
子として半導体メモリのうちで最も多く使用されてい
る。しかし、DRAMの欠点として、セルキャパシタに蓄え
られた電荷によってデータの保持を行うので、例えば電
荷転送用トランジスタのサブスレッショルドリーク等、
様々な要因によるリークによってセル電荷が失われてし
まうということがある。このリークによって失われてし
まう電荷を補給するために、リフレッシュ動作を一定期
間毎に行って、セルデータを保持しなければならないこ
とは周知である。

また、DRAMは、高速に読み書きできるが、電源をオフす
ればリフレッシュ動作が行われなくなり、記憶内容が失
われてしまう、いわゆる揮発性の半導体メモリである。

そこで、DRAMの高密度性を活かしながら、リフレッシュ
の必要性と電源オフ時の揮発性から解放されるようなRA
M、しかも、高速に読み書きできるものを研究しようと
いう努力がなされてきた。特に、最近、不揮発性で、か
つ、データの書換えが容易なメモリ機能を有する素子と
して強誘電体セルが発表（Electronics/Feb.4,1988 P.3
2:Electronics/Feb.18,1988 P.91〜P.95）されている。
この強誘電体セルは、強誘電体PZT（Lead Zirconate Ti
tanate）の自発分極特性を利用してデータを保持するも
のである。

しかし、この強誘電体セルをRAMへ応用する方法は、SRA
Mのセルへ余分な付加素子を追加した方式であり、セル
面積が小さくならなかったり、DRAMのセルに近い方式で
あっても、１ビット当り２つのセルが必要であり、か
つ、セルデータの読出し動作が複雑であるなどの問題が
ある。

本願発明者は、上記したような強誘電体セルをRAMへ応
用する従来の方法は、セル面積が大きくなり、セルデー
タの読出し動作が複雑であるなどの問題がある点に鑑み
て、従来のDRAMの回路設計およびプロセス技術から大き
く離れることなく強誘電体セルを応用することができ、
リフレッシュ動作が不要になり、不揮発性を有する半導
体メモリを本願と同時出願に係る特許出願により提案し
ている。

即ち、この提案に係る半導体メモリは、メモリセルによ
って生じたビット線対の電位変化を検知増幅するセンス
アンプ系を有する半導体メモリにおいて、前記メモリセ
ルは、強誘電体をキャパシタの電極間に挟んだ構造を持
つ強誘電体キャパシタの一方の電極の電位が、前記ビッ
ト線の論理的な“1"と“0"に対応する電位のほぼ中間レ
ベルに固定され、この強誘電体キャパシタの他方の電極
とビット線との間に電荷転送用トランジスタが接続され
てなり、上記強誘電体キャパシタの電極間の最大間隔を
ｄ（cm）、上記強誘電体の自発分極を反転し、殆んど変
化しなくなるのに要する電場の強さをEt（v/cm）で表わ
したとき、Et×ｄの値が、前記ビット線の論理的な“1"
と“0"に対応する電位の差のほぼ半分よりも小さいこと
を特徴とする。

上記ビット線対は、セルデータのアクセスが開始される
までの間は、セルプレート電位レベルにほぼ等しいレベ
ルにイコライズされており、アクセスが開始されて前記
メモリセルの電荷転送用トランジスタおよびリファレン
スセルの電荷転送用トランジスタがオンする直前に、Vc
c電位、Vss電位の２つの電源レベルの一方付近のレベル
に設定される。その後、メモリセルの電荷転送用トラン
ジスタおよびこのメモリセルと対をなす側のビット線に
接続されているリファレンスセルの電荷転送用トランジ
スタがオンし、一方のビット線にはリファレンスセルに
よりリファレンスレベルが発生し、もう一方のビット線
には前記メモリセルのデータによるデータレベルが発生
する。この後は、従来のDRAMと同様に、このビット線対
のレベルがセンス増幅される。

以下、図面を参照して、上記提案に係る半導体メモリの
一実施例を詳細に説明する。第５図は、メモリセルによ
って生じたビット線対の電位変化を検知増幅するセンス
アンプ系を有する半導体メモリとして、例えば従来のDR
AMのセルデータセンス系に強誘電体キャパシタを持つメ
モリセル、リファレンスセルを採用したメモリの一部
（セルが行列状に配列されたメモリセルアレイの１カラ
ムに対応する部分を代表的に取出している）を示してい
る。

ここで、▲▼およびBLはビット線対、MC₁およびMC₃
は一方のビット線BLに接続されているメモリセル、MC₂
およびMC₄は他方のビット線▲▼に接続されている
メモリセル、WL1およびWL2は一方のビット線BLに接続さ
れているメモリセルの電荷転送用トランジスタT₂および
T₃のゲートに接続されているワード線、▲▼およ
び▲▼は他方のビット線▲▼に接続されてい
るメモリセルの電荷転送用トランジスタT₂およびT₄のゲ
ートに接続されているワード線、REFはメモリセルデー
タの読出しレベルに対するリファレンスレベルを発生し
てビット線対に供給するリファレンスレベル発生回路、
PRはビット線プリチャージ回路、SAはビット線対の電位
変化を検知増幅するセンスアンプ、DQおよび▲▼は
データ線対、G₂およびG₂はビット線対とデータ線との間
に接続され、列選択信号CSLによりスイッチ制御される
ビット線選択トランジスタである。

メモリセルMC₁〜MC₄は、それぞれ第６図（ａ）および
（ｂ）に示すように、強誘電体20を金属などの導電体か
らなるキャパシタ電極21、22間に挟んだ構造を持ち、一
方の電極（セルプレート）の電位ＶPFが前記ビット線の
論理的な“1"に対応する電位ＶHと“0"に対応する電位
ＶLのほぼ中間レベルの電位（ＶH＋ＶL）/2に固定され
ている強誘電体キャパシタCFと、この強誘電体キャパシ
タCFの他方の電極と一方のビット線BLまたは他方のビッ
ト線▲▼との間に接続され、ゲートがワード線WLに
接続されている電荷転送用トランジスタTFとからなる。
強誘電体キャパシタCFの電極間の最大間隔ｄ（cm）は、
後述するようにある値以下に作られている。

リファレンスレベル発生回路REFは、それぞれメモリセ
ルMC₁〜MC₄の強誘電体キャパシタCFのほぼ1/2の面積と
容量を持つ２個のリファレンス用強誘電体キャパシタ
と、この２個のリファレンス用強誘電体キャパシタと１
つのビット線との間にそれぞれ接続されている２個の電
荷転送用トランジスタとからなるリファレンスセルが用
いられており、その詳細は後述する。

ここで、強誘電体の性質を第８図に示す。横軸は強誘電
体に印加される外部電場、即ち、強誘電体キャパシタの
電極21、22間にＶ（ｖ）の電圧が印加された時のＥ（v/
cm）＝Ｖ（ｖ）/d（cm）の値を示し、縦軸は自発分極Ｐ
を示しており、強誘電体のＰとＥとの関係は、いわゆる
ヒステリシスの関係を持っている。

いま、強誘電体の分極のドメインがばらばらであって全
体として分極を示さない状態から電場を印加する場合を
考える。先ず、Ｅを正方向に増大していくと、分極がＯ
からＡまで増大していく。分極がＡの状態は、一定の方
向の分極を持ったドメインのみとなって、分極は殆んど
増加しなくなる。この時の電場をEtで表わす。この後、
Ｅを小さくしていって零にしても、分極は零にならずに
Psが維持され、さらに、逆方向にＥを増大していくと、
分極は図中41のカーブにしたがってＡからＢまで変化す
る。分極がＢの状態は、分極がＡの状態とは逆方向の分
極を持ったドメインのみとなって、分極は殆んど増加し
なくなる。この時の電場を−Etで表わす。再び、Ｅを増
大していくと、分極は図中42のカーブにしたがってＢか
らＡまで変化する。この時、Ｅを零にしても、分極は零
にならずに−Psが維持される。

上述したように、強誘電体を電極間に挟んだ強誘電体キ
ャパシタに電場Etを生じるような電圧を与えると、その
後、上記電極を浮遊状態にしても、分極の向きは自発分
極として維持される。この自発分極による強誘電体の表
面電荷はリークなどにより自然消滅することはなく、逆
方向の電場がかかって分極が零とならない限りは、電場
Etによって生じた分極の向きを維持し、その値はほぼ|P
s|のままである。

ところで、第６図（ｂ）に示した強誘電体キャパシタの
電極間の最大間隔ｄ（cm）であるが、ビット線の論理的
な“1"に対応する電位ＶH、“0"に対応する電位ＶLによ
って強誘電体の分極の向きが反転できるように設定しな
ければならない。即ち、セルプレート電位をＶPFで表わ
すと、を満足するように決めなければならない。ここで、Etは
使用する強誘電体によって決まる値であり、分極の向き
を反転して値を飽和するのに十分な電場の大きさであ
る。例えばEt＝1000v/cm、ＶH＝5v、ＶL＝0vならＶPF＝
2.5vであるからｄ＜2.5v÷1000v/cm＝25μｍとすればよい。

このように電極間間隔ｄを設定しておけば、ビット線に
ＶHを与えた時とＶLを与えた時とで分極が反対方向を向
くようにスイッチ制御でき、しかも、強制的な反転を生
じさせるまでは一定のデータとしての自発分極を保持す
ることができる。

次に、第６図（ａ）に示したような強誘電体キャパシタ
を持つメモリセルの具体的な構造について記述する。強
誘電体は、電場のかかった部分だけ分極の向きが変化す
る。即ち、その部分の分極が単一ドメイン構造へと変化
するので、連続した強誘電体層でも部分部分の分極状態
を変化させることができる。そこで、従来のDRAMのメモ
リセルの酸化膜と同じように用いて、しかも、分極状態
としてデータを不揮発的に保持できる。ここで、不揮発
性メモリで注意しなければならないのは、メモリセルの
電極に直接つながるノードの拡散層の割合をなるべく小
さくして基板電位レベルとのカップリングを減らすこと
が必要であるということである。このカップリングを減
らさないと、電源のオン、オフ時に基板電位レベルを介
して、自発分極を反転させるようなノイズがメモリセル
に発生するおそれがある。

以上述べたことを考慮したメモリセルの平面パターンお
よび断面構造を第９図（ａ）および（ｂ）に示してい
る。即ち、シリコン基板１の表面に素子分離用のフィー
ルド酸化膜２が形成された後に、素子領域の基板表面上
にゲート絶縁膜３を介して電荷転送用トランジスタのゲ
ート電極（およびワード線）４となる第１導電層である
ポリシリコンがパターニング形成されている。次に、こ
のゲート電極４をマスクとして、上記電荷転送用トラン
ジスタのソース、またはドレインになる不純物拡散層域
５、５′が形成され、さらに、基板上に酸化膜などの絶
縁層６が形成されている。

そして、絶縁層６に前記電荷転送用トランジスタのソー
ス（または、ドレイン）になる一方の不純物拡散層領域
５まで達するようにコンタクトホールが形成された後、
この絶縁層６上に第２導電層であるポリシリコン７が堆
積されて不純物拡散層領域５へ導電性のコンタクトがと
られ、このポリシリコン７が島状にパターニングされて
個々のメモリセル用として独立した強誘電体キャパシタ
の一方の電極７が形成されている。

次に、基板上の全面に各メモリセルに共通の強誘電体層
８が形成され、その上に第３導電層であるポリシリコン
９が堆積され、このポリシリコン９と強誘電体層８とが
パターニングされて強誘電体キャパシタの他方の電極
（プレート電極）９が各メモリセルに共通に形成されて
いる。これにより、第３導電層であるポリシリコン９の
下以外にある強誘電体層は除去されている。

次に、基板上に酸化膜などの層間絶縁層10が形成され、
この層間絶縁層10に前記電荷転送用トランジスタのドレ
イン（または、ソース）になる他方の不純物拡散層領域
５′まで達するようにコンタクトホールが形成された
後、この層間絶縁層10上に第４導電層11であるアルミニ
ウム、またはポリシリコン、またはポリシリコンとシリ
サイドの複合膜が堆積されて不純物拡散層領域５′へ導
電性のコンタクトがとられ、この第４導電層11がパター
ニングされてビット線11が形成されている。

このようにして、従来のDRAMの積み上げ構造のメモリセ
ルと殆んど変わらない構造で強誘電体キャパシタを持つ
メモリセルが実現されているので、メモリセルの占有面
積は小さく、集積度も従来のDRAMとほぼ同じになる。

次に、上記したように構成されたセンス系を有するRAM
におけるメモリセルデータのセンス動作を説明する。

先ず、メモリセルとビット線との間の電荷の移動量につ
いて説明する。第10図（ａ）および（ｂ）は、メモリセ
ルがビット線に接続される前の初期状態と、接続された
後の最終状態（選択状態）とにおける各部の電位などを
模式的に示したものである。上記メモリセルの強誘電体
キャパシタCFのセルプレートの電位はＶPFであり、この
メモリセルに書込まれているデータが“0"か“1"である
かにしたがって、対向電極（電荷転送用トランジスタに
接続されている電極）の電位Viは、ＶL≦Vi≦ＶPFまたはＶPF≦Vi≦ＶH となる。これは、書込まれているデータが“0"の時は、
先ず、Vi＝ＶLとして“0"に対応する自発分極を作り、
その後、読出し期間以外には、このメモリセルを長時間
アクセスしなければVi＝ＶPFとなるように電荷転送用ト
ランジスタを弱くオンとするため、アクセス間隔によっ
てはViがＶLとＶPFとの中間レベルとなるためである。

同様に、書込まれているデータが“1"の時は、Vi＝ＶH
として“1"に対応する自発分極を作るために、ViはＶH
とＶPFとの中間レベルを取り得る。なお、ここで、最終
的にはVi＝ＶPFと設定されるようにしておくのは、電極
を完全な浮遊状態にしておいた場合、電荷のリーク先
（例えば基板電位レベルへのリークなど）によっては、
電極の電位は書込んだ自発分極を反転させることもあり
得るからである。

いま、ビット線の容量ＣBの初期レベルをVss、自発分極
の大きさをPs、強誘電体キャパシタCFの対向面積をＡ、
その容量をＣで表わした時、メモリセルがビット線に接
続された後の最終状態（選択状態）でのビット線の電位
Vfを前記Viと対応させて第10図（ｂ）に示している。書
込まれているデータが“0"の時には、 Vf＝Ｃ・Vi/（Ｃ＋ＣB）となり、書込まれているデータが“1"の時には、 Vf＝２・Ａ・Ps/（Ｃ＋ＣB）＋Ｃ・Vi/（Ｃ＋ＣB）となる。

即ち、書き込まれているデータが“0"のメモリセルと書
込まれているデータが“1"のメモリセルとでは、上記Vf
に最小でも２・Ａ・Ps/（Ｃ＋ＣB）の差が存在する。従って、“0"と“1"のリファレンスレ
ベルとして、第10図（ｂ）中に示しているレベルＶREF
を設定できれば、メモリセルのデータをViに無関係にセ
ンスすることができる。

これに対して、読出し前のビット線電位ＶBがVccであっ
た時には、最終状態（選択状態）でのVfは、第10図
（ｂ）中に示しているVfにＣB・Vcc/（Ｃ＋ＣB）を加えたものとなる。

次に、上記リファレンスレベルを作り出す動作を第11図
（ａ）および（ｂ）を参照して説明する。第11図（ａ）
および（ｂ）は、第７図に示したリファレンスレベル発
生回路REFのリファレンスセルがビット線に接続される
前の初期状態と、接続された後の最終状態（選択状態）
とにおける各部の電位などを模式的に示したものであ
る。リファレンスセルの２つのリファレンス用強誘電体
キャパシタDCA、DCBは、それぞれメモリセルの強誘電体
キャパシタCFのほぼ半分の面積A/2と容量C/2を持つ。

そして、一方のリファレンス用強誘電体キャパシタDCA
のセルプレート電位をＶPF（メモリセルの強誘電体キャ
パシタCFのセルプレート電位と同じ）、他方のリファレ
ンス用強誘電体キャパシタDCBのセルプレート電位をVp
（Vcc電位、またはVss電位）の表わす。また、第10図の
Viに相当する電位はＶPFにしておく。読出し前のビット
線電位がＶBがVssかVccかにしたがって、一方のリファ
レンス用強誘電体キャパシタDCAの初期状態を第11図
（ｂ）に示すように設定しておく。

即ち、ＶB＝Vssの時は、一方のリファレンス用強誘電体
キャパシタDCAに“1"、ＶB＝Vccの時は、一方のリファ
レンス用強誘電体キャパシタDCAに“0"を書込んでお
く。なお、リファレンス用強誘電体キャパシタDCBの初
期状態は、対向電極の電位がＶPFなのでＶP＝Vccでは
“0"、ＶP＝Vssでは“1"となっている。リファレンスセ
ルがビット線に接続されると、他方のリファレンス用強
誘電体キャパシタDCBは、読出し前のビット線電位ＶBが
VssかVccのいずれのレベルにあっても、その強誘電体の
“0"、“1"の状態は変化しない。そして、リファレンス
用強誘電体キャパシタDCAでは、ビット線電位ＶBとＶPF
との関係は、上記リファレンスセルがビット線に接続さ
れると、その内容が反転するようなレベルに設定されて
いるので、上記リファレンスセルがビット線に接続され
た後の最終状態（選択状態）は、読出し前のビット線電
位ＶBがVssであった時には、 Vf＝Ａ・Ps/（Ｃ＋ＣB）＋Ｃ・ＶPF／（Ｃ＋ＣB）となる。これは、第10図（ｂ）中に示しているリファレ
ンスレベルＶREFに対応する。

これに対して、読出し前のビット線電位ＶBがVccであっ
た時にも、Vfは第10図（ｂ）のＶREFにＣB・ＶCC／（Ｃ
＋ＣB）を加えた読出し前のビット線電位ＶBがVccの場
合のリファレンスレベルになる。

上述したリファレンスレベルを発生するためのリファレ
ンスレベル発生回路REFとして、読出し前のビット線電
位ＶBがVssとなる場合に対応する構成を第７図に示して
いる。即ち、ビット線▲▼およびBLにそれぞれ１個
のリファレンスセル▲▼およびRCが接続され、ビッ
ト線対にビット線レベルセット回路LSが接続されてい
る。

ビット線▲▼に接続されているリファレンスセル▲
▼は、メモリセルの強誘電体キャパシタCFのほぼ1/
2の面積A/2と容量C/2を持つ２個のリファレンス用強誘
電体キャパシタ（DC₁およびDC₂）と、この２個のリファ
レンス用強誘電体キャパシタのそれぞれ一方の電極と一
方のビット線▲▼間に各対応して接続されている電
荷転送用トランジスタ（DT₁およびDT₂）とからなる。

同様に、他方のビット線BLに接続されているリファレン
スセルRCは、メモリセルの強誘電体キャパシタCFのほぼ
1/2の面積A/2と容量C/2を持つ２個のリファレンス用強
誘電体キャパシタ（DC₃およびDC₄）と、この２個のリフ
ァレンス用強誘電体キャパシタのそれぞれ一方の電極と
他方のビット線BL間に各対応して接続されている電荷転
送用トランジスタ（DT₃およびDT₄）とからなる。

そして、一方のビット線▲▼に接続されている２個
の電荷転送用トランジスタ（DT₁およびDT₂）の各ゲート
には、ダミーワード線DWLからダミーワード線信号が与
えられるようになっており、この２個の電荷転送用トラ
ンジスタ（DT₁およびDT₂）にそれぞれ接続されているリ
ファレンス用強誘電体キャパシタ（DC₁およびDC₂）の他
方の電極は、対応してVss電位および前記ビット線の論
理的な“1"に対応する電位ＶHと“0"に対応する電位ＶL
のほぼ中間レベルの電位（ＶH＋ＶL）/2に固定されてい
る。中間電位が与えられているリファレンス用強誘電体
キャパシタDC₂の自発分極は、これに接続されている電
荷転送用トランジスタDT₂がデータセンス時にオンした
時に反転するような向きに設定されている。

そして、中間電位が与えられているリファレンス用強誘
電体キャパシタDC₂と電荷転送用トランジスタDT₂との接
続ノードNdとVcc電位との間に、１メモリサイクル毎に
接続ノードNdの電位をリセットするためのリセット用ト
ランジスタDS₁が接続されており、このトランジスタDS₁
のゲートには、リセット線からリセット信号DCSTが与え
られるようになっている。

同様に、他方のビット線BLに接続されている２個の電荷
転送用トランジスタ（DT₃およびDT₄）の各ゲートには、
反転側のダミーワード線▲▼からダミーワード線
信号が与えられるようになっており、この２個の電荷転
送用トランジスタ（DT₃およびDT₄）にそれぞれ接続され
ているリファレンス用強誘電体キャパシタ（DC₃およびD
C₄）の他方の電極は、対応して中間レベルの電位および
Vss電位に固定されており、中間電位が与えられている
リファレンス用強誘電体キャパシタDC₃の自発分極は、
これに接続されている電荷転送用トランジスタDT₃がデ
ータセンス時にオンした時に反転するような向きに設定
されている。

そして、中間電位が与えられているリファレンス用強誘
電体キャパシタDC₃と電荷転送用トランジスタDT₃との接
続ノード▲▼とVcc電位との間に、１メモリサイク
ル毎に接続ノード▲▼の電位をリセットするための
リセット用トランジスタDS₂が接続されており、このト
ランジスタDS₂のゲートには、前記リセット線からリセ
ット信号DCSTが与えられるようになっている。

次に、第５図のセルデータセンス系を有するメモリの動
作について、第12図に示す動作波形および第７図のリフ
ァレンスレベル発生回路REFを参照して説明する。

先ず、動作の概要を述べる。ビット線対は、メモリセル
データのアクセスが開始されるまでの間は、セルプレー
ト電位ＶPFのレベルにほぼ等しいレベルにイコライズさ
れており、アクセスが開始されてメモリセルの電荷転送
用トランジスタおよびリファレンスセルの電荷転送用ト
ランジスタがオンする直前に、Vcc電位、Vss電位の２つ
の電源レベルの一方付近のレベル（本例ではVss電位）
に設定される。

その後、メモリセルの電荷転送用トランジスタおよび、
このメモリセルと対をなす側のビット線に接続されてい
るリファレンスセルの電荷転送用トランジスタがオン
し、このリファレンスセルのうちの１つのリファレンス
用強誘電体キャパシタの自発分極が反転して一方のビッ
ト線にリファレンスレベルが発生し、もう一方のビット
線には前記メモリセルのデータによるデータレベルが発
生する。この後は、従来のDRAMと同様に、このビット線
対のレベルがセンス増幅される。

次に、上記動作を詳述する。ワード線WL1が立上がって
メモリセルMC₁がアクセスされる場合を考える。アクセ
スが開始される前は、ダミーワード線DWLおよび▲
▼はそれぞれ“H"レベルであり、リファレンスセルの
電荷転送用トランジスタDT₁〜DT₄は十分オン状態であ
り、全てのワード線WL1、▲▼、WL2…はメモリセ
ルの電荷転送用トランジスタT₂〜T₄がオンする程度のレ
ベルになっている。また、BLP信号は“H"レベルであ
り、プリチャージ回路PRのトランジスタP₁〜P₃はオンと
なっていて、ビット線BLおよび▲▼はそれぞれＶPF
のレベルになっている。

従って、リファレンス用強誘電体キャパシタDC₂およびD
C₃のビット線側電極（接続ノードNdおよび▲▼）の
電位はそれぞれＶPF、メモリセル用強誘電体キャパシタ
C₁〜C₄のビット線側電極の電位はそれぞれほぼＶPF近く
のレベルになっている。従って、セルプレート電位がVs
sであるリファレンス用強誘電体キャパシタDC₁およびDC
₄はそれぞれ“1"の状態にセットされている。また、セ
ルプレート電位がＶPFであるリファレンス用強誘電体キ
ャパシタDC₂およびDC₃は、前回のアクセスの終わりに
“1"がセットされている。

さて、アドレスが決まり、アクセスが開始されると、先
ず、ダミーワード線DWL、▲▼および全てのワー
ド線WL1、▲▼、WL2…がVssレベルとなり、リフ
ァレンスセルの電荷転送用トランジスタDT₁〜DT₄および
メモリセルの電荷転送用トランジスタT₁〜T₄がオフす
る。その後、BLP信号が立下がってプリチャージ回路PR
のトランジスタP₁〜P₃オフし、ビット線BLおよび▲
▼はそれぞれＶPFレベルから切り離される。次に、BLST
信号が立上がってビット線レベルセット回路LSのトラン
ジスタS₁〜S₃がオンになり、ビット線BLおよび▲▼
はそれぞれセルデータ検出のためのレベルに設定され
る。この例では、ビット線BLおよびBLはVssレベルにセ
ットされる。

この後、BLST信号が立下がると、データをビット線BLお
よび▲▼へ転送するために、ワード線WL1およびダ
ミーワード線DWLのみが立上がり、メモリセルの電荷転
送用トランジスタT₁およびリファレンスセルの電荷転送
用トランジスタ（DT₁およびDT₂）が十分オン状態にな
る。このビット線BLおよび▲▼へのデータの転送レ
ベルは、第６図および第７図に示した通りであり、ビッ
ト線対には、ほぼＡ・Ps/（Ｃ＋ＣB）のレベル差が生じ
る。

従って、強誘電体キャパシタとしては、面積Ａが大きい
程、強誘電体の自発分極Psが大きい程、ビット線容量Ｃ
Bが小さい程、データ転送量が大きいが、従来のDRAMと
異なるのは、セルの容量は小さい方がよいということで
ある。この場合、面積Ａは小さくできないので、自発分
極Psの反転条件が許す限り、強誘電体を厚くした方がよ
い。

また、ビット線BLおよび▲▼にデータが転送された
後のセンス増幅は、従来の一般的なDRAMと同様である
が、ビット線BLおよび▲▼のレベルがいずれもVss
側にあることが異なる。そこで、本実施例でのセンス増
幅は、先ず、SEP信号を立上げ、センスアンプSAのPMOS
トランジスタSP₁およびSP₂によりVcc側に向かってセン
スを行い、その後、SEN信号を立下げ、NMOSトランジス
タSN₁およびSN₂によりVss側のビット線のレベル確保を
行う。ビット線対のレベル差が十分増幅された後に、選
択されたCSL信号が立上がってトランジスタG₁およびG₂
がオンになり、このトランジスタG₁およびG₂を介してデ
ータ線DQおよび▲▼へとデータが転送されて読出し
が完了する。

次に、次のサイクルのために初期状態を作る動作へと入
っていく。先ず、今まで立上がっていたワード線WL1お
よびダミーワード線DWLが立下がる。その後、SEP信号が
立下がり、SEN信号も立上がり、センスアンプSAがリセ
ットされると同時に、DCST信号が立上がり、トランジス
タDS₁およびDS₂がオンになり、接続ノードNdおよび▲
▼がほぼVccレベルになり、セルプレート電位がＶPF
であるリファレンス用強誘電体キャパシタDC₂およびDC₃
がそれぞれ“1"の状態に書込みセットされた後、DCST信
号が立下がる。この間に、BLP信号が立上がってトラン
ジスタP₁〜P₃がオンし、ビット線BLおよび▲▼はそ
れぞれＶPFにプリチャージ・イコライズされる。

このイコライズ・プリチャージが完了する頃、ダミーワ
ード線DWL、▲▼および全てのワード線WL1、▲
▼、WL2…のレベルを立上げ、メモリセルセルの電
極をＶPFレベルへと導く。この際、ダミーワード線DWL
および▲▼の立上げは十分に行い、次のサイクル
に備えてリファレンス用強誘電体キャパシタDC₁〜DC₄の
電極をＶPFと同じにしておく必要があるが、メモリセル
については、その電荷転送用トランジスタT₁〜T₄はセル
の電極がＶPF以外のノードヘリークするのを補って、セ
ルに自発分極を反転させるような電場がかからないよう
に僅かにオンしていれば十分であり、上記メモリセルの
電荷転送用トランジスタT₁〜T₄の閾値電圧ＶTH程度のレ
ベルへワード線WL1、▲▼、WL2…のレベルをゆっ
くりと立上げればよい。

こうすることによって、全てのワード線WL1、▲
▼、WL2…のレベルを立上げる際のパワーと電流ピーク
を極力小さくできる。このため、最少サイクルでアクセ
を繰り返す場合には、メモリセルの電荷転送用トランジ
スタT₁〜T₄はオンとならないこともある。

そこで、長いサイクルの時、換言すれば、メモリセルデ
ータのアクセスが開始されるまで間に前記ビット線対が
前記中間レベルの電位にイコライズされる期間が長い時
には、メモリセル電極がリークするのを補ってＶPFレベ
ル付近に保って強誘電体自発分極を反転させないよう
に、メモリセルの電荷転送用トランジスタをオン状態に
設定すように構成しておくことにより、セルデータが破
壊されないように保護することが可能になる。

以上、読出し前のビット線電位ＶBがVssとなる場合のＶ
SS方式を採用している場合の読出し動作を説明したが、
読出し前のビット線電位ＶBがＶCCとなる場合のVcc方式
を採用している場合は、（１）BLST信号により制御され
るトランジスタS₁〜S₃によりビット線BLおよび▲▼
をそれぞれVcc近くのレベルに設定するために、トラン
ジスタS₁およびS₃の各一端をVcc電位に接続しておくこ
と、（２）DCST信号により制御されるトランジスタDS₁
およびDS₂によりリファレンス用強誘電体キャパシタDC₂
およびDC₃に“0"を書込んでおくためにトランジスタDS₁
およびDS₂の各一端をVss電位に接続しておくこと、
（３）センスアンプSAを動かすためのPMOSトランジスタ
SP₁およびSP₂とNMOSトランジスタSN₁およびSN₂との動作
順序が上記とは逆になることが上記Vss方式を採用して
いる場合と異なる。

なお、メモリセルへのデータ書込みは、従来の一般的な
DRAMと全く同様であるので、その説明を省略する。

以上は、データのセンス増幅の動作について説明した
が、不揮発性RAMとして機能させるためには、更に、電
源のオン、オフ時における内部信号のセット、リセット
の順序に十分注意しないと、過渡的な電圧によって強誘
電体キャパシタの内容が書換えられてしまうことがあ
る。特に、セルプレートレベルおよびビット線対のレベ
ルであるＶPFは、負荷容量が大きく、電源のオン、オフ
時にゆっくりと変化する。従って、ＶPFのレベルと、ワ
ード線をアクティブとすべきタイミングには、一定の順
序を設ける必要がある。

即ち、セルプレートレベルおよびビット線対のレベルＶ
PFにならないようにワード線がアクティブになったりす
ると、セルの内容が破壊されるおそれがある。電源オン
時における各ノードのレベルの立上げ順序を概念的に第
13図に示している。

ここで、セルプレートレベル検出回路91は、セルプレー
トレベルをモニタする回路であり、電源オン時の出力Ψ
ｐは“L"であるが、セルプレートレベルがほぼＶPFにな
ると、出力Ψｐが“H"となる。ビット線プリチャージレ
ベル検出回路92は、ビット線の電位レベルをモニタする
回路であり、電源オン時の出力ΨBは“L"であるが、BLP
信号が電源オンと共に立上がってビット線がプリチャー
ジされ始めて、そのレベルがほぼＶPFに達すると、ΨB
は“H"へと立上がる。２つの信号Ψｐ、ΨBがアンドゲ
ート93でアンド処理が行われた出力により、初めて、ワ
ード線レベル発生回路94の出力およびダミーワード線レ
ベル発生回路95の出力がそれぞれアンドゲート96、97を
経てワード線およびダミーワード線へ出てメモリセルお
よびリファレンスセルのビット線側電極がＶPFへと変化
する。この時までは、電荷転送用トランジスタはオフに
なっているので、上記ビット線側電極は浮遊状態であ
り、強誘電体キャパシタの強誘電体にその自発分極を反
転する程の電場がかかることはない。

更に、ダミーワード線レベル発生回路95の出力によりダ
ミーワード線のレベルがきちんと立上がってリファレン
スセルのビット線側電極のレベルがきちんとＶPFとなっ
てから、初めて、メモリ制御用の外部信号をアンドゲー
ト98により受付けて内部信号を発生できるようになり、
誤ってセンスを行うことなく、セルにアクセスすること
ができるようになる。

即ち、上記した電源オン時における各電極ノードの電位
レベルの立上げのシーケンスにより、セルプレートレベ
ルおよびビット線対のレベルが十分に出力されて、初め
てセルとビット線との間の電荷転送用トランジスタがオ
ンすることができるので、その後にメモリ制御用の外部
信号を受付けることができるようになって内部信号が発
生してセルデータのセンスが可能になる。

電源オフ時には、メモリセルおよびリファレンスセルが
ビット線と完全に切り離されてからビット線レベルおよ
びセルプレートレベルがオフしなければ、メモリセルの
強誘電体キャパシタの自発分極を反転してしまうような
過渡電圧が発生し得る。即ち、セルプレートレベルＶPF
と、センスアンプSAのNMOSトランジスタSN₁およびSN₂の
駆動信号SENとは、十分な時定数をもってVccの変化に追
従していく必要がある。このための回路構成を模式的に
第14図に示している。

ここで、セルプレートレベル発生回路101の出力である
ＶPFと、SENレベル発生回路102の出力であるSENとは、
点線で図示する如く十分に大きな容量を持っているの
で、VccがVssへとオフしても、直接ＶCCの方向に電荷を
流しさえしなければ、十分にゆっくりと放電してレベル
が下がっていく。そのために、２つのレベル発生回路10
1、102とVccノードとの間にダイオード103を挿入してい
る。

これによって、回路の持つ自己の時定数でSEN出力、ＶP
F出力はオフしていき、第13図のワード線レベル発生回
路94やダミーワード線レベル発生回路95が電源オフ時に
直ぐオフした後に十分に時間的余裕を持ってオフするの
で、セルを破壊することはない。即ち、上記した電源オ
フ時における各電極ノードの電位レベルの立上げのシー
ケンスにより、セルプレートレベル発生回路、センスア
ンプ駆動レベル発生回路の各出力は、メモリ制御用の外
部信号を受けて内部信号を発生させる回路、電荷転送用
トランジスタをオンさせる信号の発生回路がオフされた
後に完全にオフされる。

また、上記説明では、リファレンスセルの２個のリファ
レンス用強誘電体キャパシタは、それぞれ別々の電荷転
送用トランジスタを介して１つのビット線に接続されて
いる例を示したが、これに限らず、第15図に示すよう
に、２個のリファレンス用強誘電体キャパシタ（DC₁お
よびDC₂）を１個の電荷転送用トランジスタDT₁を共通に
介して一方のビット線BLに接続し、同様に、２個のリフ
ァレンス用強誘電体キャパシタ（DC₃およびDC₄）を１個
の電荷転送用トランジスタDT₃を共通に介して他方のビ
ット線BLに接続するようにしても、上記説明と同様の動
作および効果が得られる。

しかし、上記したように提案された半導体メモリの実現
に際して、実際上難しいのは、前記リファレンスセルの
２個のリファレンス用強誘電体キャパシタを、それぞれ
メモリセルの強誘電体キャパシタの面積と容量のほぼ1/
2にすることである。何故なら、セル構造が３次元的に
なってくると、上記したように面積と容量のほぼ1/2に
なるようにパターン化することと、製造プロセスのばら
つきまで考えて所望の容量を作ることは、益々困難にな
ってくる。然るに、上記提案に係る半導体メモリのセル
データセンス系では、信頼性よく、また、十分に余裕の
ある動作を保証してセルデータを読み出すには、上記し
たように２個のリファレンス用強誘電体キャパシタをそ
れぞれメモリセルの強誘電体キャパシタの面積と容量の
ほぼ1/2に作ることが最も重要であった。このため、実
際に製造する時の製造マージンと回路動作上の信頼性を
低下させて歩留りを下げるおそれがあった。

（発明が解決しようとする課題）本発明は、上記したような提案に係る半導体メモリは、
リファレンスセルの２個のリファレンス用強誘電体キャ
パシタをそれぞれメモリセルの強誘電体キャパシタの面
積と容量のほぼ1/2になるようにパターン化すること
と、製造プロセスのばらつきまで考えて所望の容量を作
ることが困難であり、実際に製造する時の製造マージン
と回路動作上の信頼性を低下させて歩留りを下げるおそ
れがあるという問題を解決すべくなされたもので、メモ
リセルの強誘電体キャパシタと全く同じ構造でほぼ同じ
面積と容量を持つリファレンスセルのリファレンス用強
誘電体キャパシタを用いても、上記したような提案に係
る半導体メモリと同様にデータセンスが可能となり、し
かも、さらに新しい動作モードを持たすことが可能とな
り、リファレンスセル用の特別なパターンや構造を作る
必要がなくなり、実際に製造する時の製造マージンと回
路動作上の信頼性を向上させ、歩留りを上げることがで
きる半導体メモリを提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明は、メモリセルによって生じたビット線対の電位
変化を検知増幅するセンスアンプ系を有する半導体メモ
リにおいて、前記メモリセルは、強誘導体をキャパシタ
の電極間に挟んだ構造を持つ強誘電体キャパシタの一方
の電極とビット線との間に電荷転送用トランジスタが接
続されてなり、前記メモリセルのデータによって電位変
化が生じる一方のビット線と対をなす他方のビット線に
リファレンス電位レベルを発生するリファレンスセル
は、前記メモリセルの強誘電体キャパシタと同じ構造で
あってほぼ同じ面積と容量を持つ２個のリファレンス用
強誘電体キャパシタを有し、この２個のリファレンス用
強誘電体キャパシタの各一端が共通接続されていること
を特徴とする。

（作用）上記リファレンスセルの２個のリファレンス用強誘電体
キャパシタのうちの一方のキャパシタのセルプレートが
電源レベルであるVccまたはVssに固定され、他方のキャ
パシタのセルプレートが２つある電源レベルのほぼ中間
レベルの電位に固定されていると、前記共通接続点の電
位を上記２つある電源レベル間で変化させた時に、上記
セルプレートが電源レベルである一方のリファレンス用
強誘電体キャパシタはその強誘電体の自発分極の向きが
変わらないが、上記セルプレートが中間レベルの電位に
固定されている他方のリファレンス用強誘電体キャパシ
タはその強誘電体の自発分極の向きが反転するようにな
る。

これによって、メモリセルの“1"データによりビット線
に生じる電位変化と“0"データによりビット線に生じる
電位変化との差のほぼ半分のレベルの電位変化が、メモ
リセルのデータによって電位変化が生じる一方のビット
線と対をなす他方のビット線に発生する。

さらに、上記リファレンスセルの２個のリファレンス用
強誘電体キャパシタの共通接続点が、２組のビット線対
のうちの各一方のビット線にそれぞれ１つのトランジス
タを介して接続されていると、上記２組のビット線対の
うちの各一方のビット線には、同じリファレンスセルか
ら同じリファレンス電位レベルを発生し、上記２組のビ
ット線対のうちの各他方のビット線には、それぞれのビ
ット線に接続されているメモリセルのデータに応じた電
位レベルが発生する。

また、上記リファレンスセルの２個のリファレンス用強
誘電体キャパシタの共通接続点が１つのトランジスタを
介して電源レベルの電位に接続されていると、リファレ
ンスセルの初期設定を行ったり、ビット線に強制的に電
源レベルの電位を転移してメモリセルの内容を一斉に書
換えるフラッシュライト動作モードを持たせることが可
能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は半導体メモリの一部を示しており、第５図乃至
第15図を参照して前述した提案に係る半導体メモリと比
べて、リファレンスレベル発生回路REF′の一部が異な
り、その他は同じであるので、前記提案に係る半導体メ
モリと同一符号を付してその説明を省略する。

即ち、本発明におけるリファレンスレベル発生回路RE
F′では、リファレンスセル▲▼の２個のリファレ
ンス用強誘電体キャパシタ（DC₁、DC₂）は、メモリセル
の強誘電体キャパシタCFと同じ構造であってほぼ同じ面
積Ａと容量Ｃを有し、この２個のリファレンス用強誘電
体キャパシタ（DC₁、DC₂）の各一端が共通接続され、こ
の共通接続点Ndが、２組のビット線対（▲▼、BL）
および（▲▼、BL′）のうちの各一方のビット線
▲▼および▲▼にそれぞれ１つのトランジス
タDT₁およびDT₁′を介して接続され、この２つのトラン
ジスタDT₁およびDT₁′の各ゲートには、ダミーワード線
DWLからダミーワード線信号が与えられるようになって
いる。従って、リファレンスセル▲▼は、それぞれ
２倍のビット線容量と接続されていることになる。

そして、リファレンス用強誘電体キャパシタ（DC₁、D
C₂）の他方の電極は、対応して前記ビット線の論理的な
“1"に対応する電位ＶHと“0"に対応する電位ＶLのほぼ
中間レベルの電位（ＶH＋ＶL）/2および電源電位Vpに固
定されており、上記中間電位が与えられているリファレ
ンス用強誘電体キャパシタDC₁の自発分極は、これに接
続されている電荷転送用トランジスタDT₁、DT₁′がデー
タセンス時にオンした時に反転するような向きに設定さ
れている。そして、上記共通接続点NdとVcc電位との間
に、１メモリサイクル毎に上記接続点Ndの電位をリセッ
トするためのリセット用トランジスタDS₁が接続されて
いる。

同様に、リファレンスセルRCの２個のリファレンス用強
誘電体キャパシタ（DC₃、DC₄）は、上記メモリセルの強
誘電体キャパシタCFと同じ構造であってほぼ同じ面積と
容量を有し、この共通接続点▲▼が、前記２組のビ
ット線対（BL、▲▼）および（BL′、▲▼）
のうちの各他方のビット線BLおよびBL′にそれぞれ１つ
のトランジスタDT₂およびDT₂′を介して接続され、この
この２つのトランジスタDT₂およびDT₂′の各ゲートに
は、反転側のダミーワード線▲▼からダミーワー
ド線信号が与えられるようになっている。従って、リフ
ァレンスセルRCは、それぞれ２倍のビット線容量と接続
されていることになる。

そして、２個のリファレンス用強誘電体キャパシタ（DC
₃、DC₄）の他方の電極は、対応して前記中間レベルの電
位および電源電位Vpに固定されている。この場合、上記
中間電位が与えられているリファレンス用強誘電体キャ
パシタDC₃の自発分極は、これに接続されている電荷転
送用トランジスタDT₂、DT₂′がデータセンス時にオンし
た時に反転するような向きに設定されている。そして、
共通接続ノード▲▼とVcc電位との間に、１メモリ
サイクル毎に接続ノード▲▼の電位をリセットする
ためのリセット用トランジスタDS₂が接続されている。

上記したように構成されたセンス系を有するRAMにおけ
るメモリセルデータのセンス系において、ビット線への
メモリセルデータレベルの発生の仕方は、第10図（ａ）
および（ｂ）に示した通りである。これに対して、リフ
ァレンスレベルＶrefを作り出す動作は、第11図（ａ）
および（ｂ）に示したのとは若干異なり、以下、リファ
レンスレベルＶREFの発生の仕方を第２図（ａ）および
（ｂ）を参照して説明する。

第２図（ａ）および（ｂ）は、例えばリファレンスセル
▲▼がビット線▲▼および▲▼に接続さ
れる前の初期状態と、接続された後の最終状態（選択状
態）とにおける各部の電位などを模式的に示したもので
ある。リファレンスセルの２つのリファレンス用強誘電
体キャパシタDC₁、DC₂は、それぞれメモリセルを強誘電
体キャパシタCFと同じ容量Ｃを持つ。そして、一方のリ
ファレンス用強誘電体キャパシタDC₁のセルプレート電
位はＶPF、他方のリファレンス用強誘電体キャパシタDC
₂のセルプレート電位はVp（Vcc電位、またはVss電位）
であり、対向電極がＶPFに設定されることから、セルプ
レート電位ＶPがVssかVccかにしたがって、他方のリフ
ァレンス用強誘電体キャパシタDC₂には第２図（ｂ）に
示すように設定される。

即ち、ＶP＝Vssの時は、リファレンス用強誘電体キャパ
シタDC₂に“1"、ＶP＝Vccの時は、リファレンス用強誘
電体キャパシタDC₂に“0"が書込まれている。このリフ
ァレンス用強誘電体キャパシタDC₂は、読出し前のビッ
ト線電位ＶBがVssかVccのいずれのレベルにあっても、
その強誘電体の“0"、“1"の状態は変化しない。また、
セルプレート電位がＶPFであるリファレンス用強誘電体
キャパシタDC₁には、ＶSSレベルにビット線に接続され
たとき、強誘電体の自発分極が反転するように、あらか
じめ“1"を書込んでおく。そして、ビット線電位ＶB
は、リファレンスセル▲▼がビット線▲▼およ
び▲▼に接続されると、その内容が反転するよう
なレベルＶSSに設定されているので、リファレンスセル
▲▼がビット線▲▼および▲▼に接続さ
れた後の最終状態（選択状態）は、 Vf＝Ａ・Ps/（Ｃ＋ＣB）＋Ｃ・ＶPF／（Ｃ＋ＣB）となる。これは、第10図（ｂ）中に示しているリファレ
ンスレベルＶREFに対応する。

この１つのリファレンスセルから同じリファレンス電位
レベルが前記２組のビット線対のうちの各一方のビット
線▲▼および▲▼に発生し、同じく上記２組
のビット線付のうちの各他方のビット線BLおよびBL′に
は、それぞれのビット線に接続されているメモリセルの
データに応じた電位レベルが発生するので、センスアン
プSA、SA′によるセルデータのセンスが可能となり、列
選択されたセンスアンプSA、SA′の出力がデータ線対に
取出されるようになる。

なお、ビット線対（▲▼およびBL′）には、ビッ
ト線対（▲▼およびBL）と同様に、ビット線レベル
セット回路LS′、プリチャージ回路PR′、センスアンプ
SA′、列選択トランジスタG₁′、G₂′が接続されてい
る。そして、ビット線レベルセット回路LS′はビット線
レベルセット回路LSと同様に、トランジスタS₁′〜S₃′
からなり、プリチャージ回路PR′はプリチャージ回路PR
と同様に、トランジスタP₁′〜P₃′からなり、センスア
ンプSA′はセンスアンプSAと同様に、PMOSトランジスタ
SP₁′、SP₂′とNMOSトランジスタSN₁′、SN₂′とからな
る。

第３図は上記メモリセルデータのセンス系における動作
を示しており、第５図乃至第15図を参照して前述したメ
モリセルデータのセンス系における動作と比べて、ダミ
ーワード線DWLおよび反転側のダミーワード線▲
▼へのダミーワード線信号の与え方が異なる。

即ち、ビット線対は、メモリセルデータのアクセスが開
始されるまでの間は、セルプレート電位ＶPFのレベルに
ほぼ等しいレベルにイコライズされており、アクセスが
開始されてメモリセルの電荷転送用トランジスタおよび
リファレンスセルの電荷転送用トランジスタがオンする
直前に、Vss電位付近のレベルに設定される。その後、
メモリセルの電荷転送用トランジスタおよびこのメモリ
セルと対をなす側のビット線に接続されているリファレ
ンスセルの電荷転送用トランジスタがオンし、このリフ
ァレンスセルのうちの１つのリファレンス用強誘電体キ
ャパシタの自発分極が反転して一方のビット線にリファ
レンスレベルが発生し、もう一方のビット線には前記メ
モリセルのデータによるデータレベルが発生する。これ
までの動作は前述したメモリセルデータのセンス系にお
ける動作と同じである。

この後は、このビット線対のレベルがセンス増幅される
のであるが、本発明では、センスアンプSA、SA′のPMOS
トランジスタ（SP₁、SP₂）、（SP₁′、SP₂′）をオンす
るためのSEP信号が“H"となるセンス開始前に、それま
で“H"となっていたダミーワード線DWLまたは反転側の
ダミーワード線▲▼を“L"としてリファレンスセ
ル▲▼、RCをビット線から切り離しておく。このよ
うにすることで、ビット線▲▼と▲▼とまた
はBLとBL′とがショート状態でセンスが行われることが
ないようにする。

なお、ダミーワード線DWLおよび反転側のダミーワード
線▲▼のパルス状態の立上げのためにSEP信号を
“H"とするタイミングを、前述した提案に係るメモリセ
ルデータのセンス系の場合に比べて、上記したダミーワ
ード線DWLまたは反転側のダミーワード線▲▼の
“L"への立下げの時間分遅らせる必要があり、これに伴
ってアクセスタイムが若干遅れることになるが、前記し
たようにリファレンス用強誘電体キャパシタDC₁〜DC₄と
してそれぞれメモリセルの強誘電体キャパシタCFと同じ
大きさおよび構造でよいという本発明の利点を重視する
場合には止むを得ない。

また、読出し前のビット線電位ＶBがVssであるVss方
式、あるいは上記ビット線電位ＶBがVccであるVcc方式
のいずれであっても、（１）BLST信号により制御される
トランジスタ（S₁〜S₃）、（S₁′〜S₃′）によりビット
線対（▲▼およびBL）、（▲▼およびBL′）
をそれぞれ電源近くのレベルに設定するために、トラン
ジスタ（S₁およびS₃）、（S₁′およびS₃′）の各一端を
Vss電位、あるいはVcc電位に接続しておくこと、（２）
DCST信号により制御されるトランジスタDS₁およびDS₂に
よりリファレンス用強誘電体キャパシタDC₁およびDC₃に
“1"、あるいは“0"を書込んでおくために、トランジス
タDS₁およびDS₂の各一端をVcc電位、あるいはVss電位に
接続しておくこと、（３）センスアンプSA、SA′を動か
すためのPMOSトランジスタ（SP₁、SP₂）、（SP₁′、S
P₂′）とNMOSトランジスタ（SN₁、SN₂）、（SN₁′、S
N₂′）との動作順序を、Vss方式とVcc方式では逆にする
ことによって、以上の動作が可能であることは前述した
提案に係るメモリセルデータのセンス系と同様である。

また、本発明では、前記リファレンスセルの初期設定を
行ったり、ビット線に強制的に電源レベルの電位を転移
してメモリセルの内容を一斉に書換えるフラッシュライ
ト動作モードを持たせることが可能になる。このフラッ
シュライト動作モードは、１つのワード線の立上げによ
ってビット線にセルデータを転送する一連のメモリセ
ル、例えば第１図のMC₁、MC₁′の内容を一度に書換える
ものである。これは、画像処理用の画像データのバッフ
ァメモリに本発明メモリを応用した場合には、画面の高
速クリアなどを行うために使用されるものであり、この
フラッシュライト動作モードで第１図のセンス系を動か
す場合の動作波形を第４図に示している。

この動作モードでは、前述したようにアクセスサイクル
中にリファレンスセルによるリファレンスレベルＶREF
をビット線に作るのではなく、ダミーワード線DWLまた
は反転側のダミーワード線▲▼を立上げる時に、
DCST信号を“H"にしてトランジスタDS₁、DS₂をオンにし
て電源レベルを直接にビット線に導き、メモリセルの内
容によらずにセンス系を動かし、ビット線対の“H"、
“L"を決める。例えばワード線WL1を立上げてメモリセ
ルMC₁、MC₁′にフラッシュライトを行う場合、“0"を書
込む時には、ダミーワード線DWLを“H"とすれば、メモ
リセルMC₁、MC₁′のデータの“0"、“1"に関係なく一方
のビット線▲▼、▲▼は“H"となるので、他
方のビット線BL、BL′は“L"となり、メモリセルMC₁、M
C₁′のデータは“0"となる。これに対して、“0"を書込
む時には、反転側のダミーワード線▲▼を“H"と
すると、メモリセルMC₁、MC₁′の内容を打ち消してビッ
ト線BL、BL′は“H"となるので、メモリセルMC₁、MC₁′
のデータは“1"となる。これによって、ワード線WL1に
属するメモリセルに一斉に“0"または“1"を書込むこと
ができる。

［発明の効果］上述したように本発明によれば、メモリセルの強誘電体
キャパシタと全く同じ構造でほぼ同じ面積と容量を持つ
リファレンスセルのリファレンス用強誘電体キャパシタ
を有するセルを用いて前述したような回路方式でRAMを
構成することによって、従来のDRAMと同じレベルの集積
度を持ち、リフレッシュも不要であり、電源オフ時に不
揮発的にデータを保持でき、読み書きのアクセス時間も
従来のDRAMと同程度の半導体メモリを、従来のDRAMの回
路設計およびプロセス技術から大きく離れることなく実
現できる。

しかも、本発明によれば、さらに新しい動作モードを持
たすことが可能となり、メモリセル用のパターンや構造
とは別にリファレンスセル用の特別なパターンや構造を
作る必要がなくなり、実際に製造する時の製造マージン
と回路動作上の信頼性を向上させ、歩留りを上げること
ができる。

従って、本発明の半導体メモリは、磁気ディスクの代替
品として、あるいは画像処理用の画像データのバッフア
メモリの分野で非常に有効である。

【図面の簡単な説明】第１図は本発明の一実施例に係る半導体メモリのセルデ
ータセンス系の一例を示す回路図、第２図（ａ）および
（ｂ）は第１図中のリファレンスセルによるリファレン
スレベル発生方法を説明するために示す図、第３図は第
１図のセルデータセンス系のセルデータセンス動作を示
す波形図、第４図は第１図のセルデータセンス系のフラ
ッシュライト動作を示す波形図、第５図は別の提案に係
る半導体メモリのセルデータセンス系の一例を示す回路
図、第６図（ａ）は第５図中の強誘電体キャパシタを有
するメモリセルの等価回路図、第６図（ｂ）は同図
（ａ）中の強誘電体キャパシタの構造を示す断面図、第
７図は第５図中のリファレンスレベル発生回路の一例を
示す回路図、第８図は強誘電体の分極と電場との関係を
示す特性図、第９図（ａ）は第６図（ａ）のメモリセル
の平面パターンを示す図、第９図（ｂ）は同図（ａ）の
Ｂ−Ｂ線に沿う断面図、第10図（ａ）および（ｂ）は第
５図中のメモリセルのデータ読出しの方法を説明するた
めに示す図、第11図（ａ）および（ｂ）は第７図中のリ
ファレンスセルによるリファレンスレベル発生方法を説
明するために示す図、第12図は第５図のセルデータセン
ス系の動作を示す波形図、第13図は電源オン時における
メモリ回路の立上げ順序を説明するために示す図、第14
図は電源オフ時におけるセルプレートレベル発生回路の
出力およびSENレベル発生回路回路の出力のリセット方
法を説明するために示す図、第15図は第７図のリファレ
ンスレベル発生回路の変形例を示す回路図、第16図は従
来のDRAMのメモリセルの等価回路図である。 MC₁〜MC₄、MC₁′〜MC₄′……メモリセル、C₁〜C₄、C₁′
〜C₄′……メモリセルの強誘電体キャパシタ、T₁〜T₄、
T₁′〜T₄′……メモリセルの電荷転送トランジスタ、▲
▼、RC……リファレンスセル、DC₁〜DC₄……リファ
レンスセルの強誘電体キャパシタ、DT₁、DT₂、DT₁′、D
T₂′……リファレンスセルの電荷転送トランジスタ、W
L、WL1、▲▼、WL2……ワード線、DWL、▲
▼……ダミーワード線、BL、▲▼、BL′、▲
▼、……ビット線、SA、SA′……センスアンプ、SP₁〜S
P₃、SP₁′〜SP₃′……センスアンプのPMOSトランジス
タ、SN₁〜SN₃、SN₁′〜SN₃′……センスアンプのNMOSト
ランジスタ、PR、PR′……プリチャージ回路、LS,LS′
……ビット線レベルセット回路、20……強誘電体、21、
22……強誘電体キャパシタの電極。

Claims

【特許請求の範囲】

【請求項１】メモリセルによって生じたビット線対の電
位変化を検知増幅するセンスアンプ系を有する半導体メ
モリにおいて、前記メモリセルは、強誘電体をキャパシタの電極間に挟
んだ構造を持つ強誘電体キャパシタの一方の電極とビッ
ト線との間に電荷転送用トランジスタが接続されてな
り、前記メモリセルのデータによって電位変化が生じる一方
のビット線と対をなす他方のビット線にリファレンス電
位レベルを発生するリファレンスセルは、前記メモリセ
ルの強誘電体キャパシタと同じ構造であってほぼ同じ面
積と容量を持つ２個のリファレンス用強誘電体キャパシ
タを有し、この２個のリファレンス用強誘電体キャパシ
タの各一端が共通接続されていることを特徴とする半導
体メモリ。
【請求項２】前記２個のリファレンス用強誘電体キャパ
シタのうちの一方のキャパシタは、電荷転送用トランジ
スタ側の電極に対向する対向電極であるセルプレートが
電源レベルの電位に固定され、他方のキャパシタは、電
荷転送用トランジスタ側の電極に対向する対向電極であ
るセルプレートが、２つある電源レベルのほぼ中間レベ
ルの電位に固定されており、前記共通接続点の電位を前記２つある電源レベル間で変
化させた時に、前記２個のリファレンス用強誘電体キャ
パシタのうちの１つのキャパシタの強誘電体の自発分極
の向きを毎回反転し得るように、予め前記強誘電体の自
発分極が設定されていることを特徴とする請求項１記載
の半導体メモリ。
【請求項３】前記リファレンスセルの２個のリファレン
ス用強誘電体キャパシタの共通接続点は、２組のビット
線対のうちの各一方のビット線にそれぞれ１つのトラン
ジスタを介して接続されており、前記２組のビット線対のうちの各一方のビット線には、
同じリファレンスセルから同じリファレンス電位レベル
を発生させ、前記２組のビット線対のうちの各他方のビ
ット線には、それぞれのビット線に接続されているメモ
リセルのデータに応じた電位レベルが発生するように構
成されていることを特徴とする請求項１記載の半導体メ
モリ。
【請求項４】前記リファレンスセルの２個のリファレン
ス用強誘電体キャパシタの共通接続点は、１つのトラン
ジスタを介して電源レベルの電位に接続されていること
を特徴とする請求項１記載の半導体メモリ。