JPH0714013B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0714013B2 JPH0714013B2 JP1024546A JP2454689A JPH0714013B2 JP H0714013 B2 JPH0714013 B2 JP H0714013B2 JP 1024546 A JP1024546 A JP 1024546A JP 2454689 A JP2454689 A JP 2454689A JP H0714013 B2 JPH0714013 B2 JP H0714013B2
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- JP
- Japan
- Prior art keywords
- gate electrode
- side wall
- driver transistor
- resistance
- semiconductor device
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、Ｍ（金属）−Ｉ（絶縁膜）−Ｓ（半導体）型
FET（電界効果トランジスタ）を用いた半導体装置に関
するもので、特にスタティックRAMにおいて負荷に高抵
抗素子を用いるメモリセルに使用されるものである。
FET（電界効果トランジスタ）を用いた半導体装置に関
するもので、特にスタティックRAMにおいて負荷に高抵
抗素子を用いるメモリセルに使用されるものである。
（従来の技術） 従来、高抵抗素子を用いた、いわゆるE/R（エンハンス
メント／抵抗）型のスタティックRAMのメモリセルは、
第５図に示したように、４つのトランジスタ１〜４と、
２つの不変（抵抗値が常に一定な）抵抗5,6で形成され
ていた。この回路はフリップフロップを構成している。
メント／抵抗）型のスタティックRAMのメモリセルは、
第５図に示したように、４つのトランジスタ１〜４と、
２つの不変（抵抗値が常に一定な）抵抗5,6で形成され
ていた。この回路はフリップフロップを構成している。
（発明が解決しようとする課題） 第５図において、ノード電位VMを高レベル例えば5Vとす
れば、ノード電位VM′は低レベル例えば約0Vである。こ
のときドライバートランジスタ２はオン状態となり、V
cc（電源電圧）→高抵抗（抵抗値をＲとする）６→ドラ
イバートランジスタ２→Vss（接地電圧）のパスで電流
が流れ、この電流×（メモリセルの数）がスタティック
RAMのスタンド・バイ電流Isbとなる。従って高抵抗5,6
の抵抗値Ｒは を満足していなければならない。例えばVcc＝5V,N＝１
メガビット（106）とし、Isbの制約を２μＡ以下とすれ
ば、 Ｒ≧2.5×1012（Ω） …（２） が要求される。この下限値は、IC微細化とともにさらに
増大する。というのは、応用上、スタンド・バイ電流I
sbに対する制約は変化せず、微細化にともなう大容量化
によってセル数Ｎの値が増大していくためである。一
方、ノード電圧VMが高レベルであるためには、ドライバ
ートランジスタ１（オフ状態にある）のオフ抵抗をｒと
すれば の関係が成り立つため、VMVccとなるためには、ｒ≫
Ｒの関係が必要である。例えばVM≧0.99Vccとなるため
には ｒ≧100×Ｒ …（３） でなければならない。一方、オフ抵抗ｒは、第６図に示
したチャネル電流のサブ・スレショルド特性のゲート電
圧VG＝0Vの電流値であるカットオフ電流Icを用いて で決まる。一方、Icは第６図で示した、いわゆる“サブ
スレショルド・スローブ"S（V/decade）を用いてトラン
ジスタのしきい値（１μＡ流れるゲート電圧）をVTHと
した場合に、 で表わされる。ここでサブスレイショルドスロープＳ
（V/decade）とは、第６図の特性の直線部Ｓの逆数のこ
とで、Ｖはゲート電圧、decadeはチャネル電流の桁であ
る。
れば、ノード電位VM′は低レベル例えば約0Vである。こ
のときドライバートランジスタ２はオン状態となり、V
cc（電源電圧）→高抵抗（抵抗値をＲとする）６→ドラ
イバートランジスタ２→Vss（接地電圧）のパスで電流
が流れ、この電流×（メモリセルの数）がスタティック
RAMのスタンド・バイ電流Isbとなる。従って高抵抗5,6
の抵抗値Ｒは を満足していなければならない。例えばVcc＝5V,N＝１
メガビット（106）とし、Isbの制約を２μＡ以下とすれ
ば、 Ｒ≧2.5×1012（Ω） …（２） が要求される。この下限値は、IC微細化とともにさらに
増大する。というのは、応用上、スタンド・バイ電流I
sbに対する制約は変化せず、微細化にともなう大容量化
によってセル数Ｎの値が増大していくためである。一
方、ノード電圧VMが高レベルであるためには、ドライバ
ートランジスタ１（オフ状態にある）のオフ抵抗をｒと
すれば の関係が成り立つため、VMVccとなるためには、ｒ≫
Ｒの関係が必要である。例えばVM≧0.99Vccとなるため
には ｒ≧100×Ｒ …（３） でなければならない。一方、オフ抵抗ｒは、第６図に示
したチャネル電流のサブ・スレショルド特性のゲート電
圧VG＝0Vの電流値であるカットオフ電流Icを用いて で決まる。一方、Icは第６図で示した、いわゆる“サブ
スレショルド・スローブ"S（V/decade）を用いてトラン
ジスタのしきい値（１μＡ流れるゲート電圧）をVTHと
した場合に、 で表わされる。ここでサブスレイショルドスロープＳ
（V/decade）とは、第６図の特性の直線部Ｓの逆数のこ
とで、Ｖはゲート電圧、decadeはチャネル電流の桁であ
る。
（１）〜（５）式を用いれば、VTHの制約として、 VTH≧S log（50N） …（６） が必要条件として要求される。例えば1Mビットのスタテ
ィックRAM（Ｎ＝106）で、Ｓの典型的な値0.1（V/decad
e）を代入すると、 VTH≧0.77V …（７） が必要条件となる。この下限値は、微細化・大容量化と
ともに、Ｎが増大（１世代で容量は４倍に）すること
と、Ｓがスケーリング則にのらず、世代ごとにほとんど
変化しないことを考えると、下がりはせず、むしろ増大
する方向である。従ってスタティックRAMのVTHはスケー
リング則とは逆の方向で上昇する（もしくはさほど変化
しない）傾向にある。このことは（微細化とともにゲー
ト酸化膜が薄くなることもあって）著しいチャネル濃度
の増大をもたらす。このチャネル濃度の著しい増大は、
第５図に示すトランスファゲート5,6がトランジスタ1,2
と一緒につくられるため、トランスファゲート5,6の基
板バイアス効果を激しくし、高レベルの書き込みが不可
能になるなど、セルの特性上問題を生じたり、ホット・
キャリアの発生を増大させ、信頼性を悪くするなどの問
題を生じ、E/R型のスタティックRAMの限界を生ぜしめ
る。
ィックRAM（Ｎ＝106）で、Ｓの典型的な値0.1（V/decad
e）を代入すると、 VTH≧0.77V …（７） が必要条件となる。この下限値は、微細化・大容量化と
ともに、Ｎが増大（１世代で容量は４倍に）すること
と、Ｓがスケーリング則にのらず、世代ごとにほとんど
変化しないことを考えると、下がりはせず、むしろ増大
する方向である。従ってスタティックRAMのVTHはスケー
リング則とは逆の方向で上昇する（もしくはさほど変化
しない）傾向にある。このことは（微細化とともにゲー
ト酸化膜が薄くなることもあって）著しいチャネル濃度
の増大をもたらす。このチャネル濃度の著しい増大は、
第５図に示すトランスファゲート5,6がトランジスタ1,2
と一緒につくられるため、トランスファゲート5,6の基
板バイアス効果を激しくし、高レベルの書き込みが不可
能になるなど、セルの特性上問題を生じたり、ホット・
キャリアの発生を増大させ、信頼性を悪くするなどの問
題を生じ、E/R型のスタティックRAMの限界を生ぜしめ
る。
本発明は、以上述べた従来技術の問題点を考慮して、従
来技術以下の低いスタンド・バイ電流と、従来以上に安
定化したE/R型のスタティックRAMのセルを実現すること
を目的としている。
来技術以下の低いスタンド・バイ電流と、従来以上に安
定化したE/R型のスタティックRAMのセルを実現すること
を目的としている。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、（イ）Ｍ（金属）−Ｉ（絶縁膜）−Ｓ（半導
体）型FET（電界効果型トランジスタ）において、ゲー
ト電極の側面の片方に、ゲート電極とは絶縁膜を介して
多結晶もしくは単結晶シリコンの側壁を設け、この側壁
を前記ゲート電極によって制御される抵抗素子として用
いることを特徴とする半導体装置である。また本発明
は、前記ゲート電極がスタティックRAMのドライバート
ランジスタのゲート電極であり、その片側の側方に形成
された単結晶もしくは単結晶シリコン側壁を、ドライバ
ートランジスタのゲート電圧によって制御される可変抵
抗素子として用いることを特徴とした上記（イ）項の記
載の半導体装置である。
体）型FET（電界効果型トランジスタ）において、ゲー
ト電極の側面の片方に、ゲート電極とは絶縁膜を介して
多結晶もしくは単結晶シリコンの側壁を設け、この側壁
を前記ゲート電極によって制御される抵抗素子として用
いることを特徴とする半導体装置である。また本発明
は、前記ゲート電極がスタティックRAMのドライバート
ランジスタのゲート電極であり、その片側の側方に形成
された単結晶もしくは単結晶シリコン側壁を、ドライバ
ートランジスタのゲート電圧によって制御される可変抵
抗素子として用いることを特徴とした上記（イ）項の記
載の半導体装置である。
即ち本発明は、例えばドライバートランジスタのゲート
電極のソース側の側方にシリコンを側壁として残し、こ
の側壁の抵抗値をドライバートランジスタのゲート電極
によってコントロールさせることにより、低スタンド・
バイ電流と、セルの特性を向上を実現したものである。
電極のソース側の側方にシリコンを側壁として残し、こ
の側壁の抵抗値をドライバートランジスタのゲート電極
によってコントロールさせることにより、低スタンド・
バイ電流と、セルの特性を向上を実現したものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成図であり、11はＰ型基板、12,13は
ソースとドレインを構成するN+領域、14はゲート酸化
膜、15はポリシリコンよりなるゲート電極、16は後酸化
膜、17はポリシリコン（例えば中性）よりなる側壁であ
る。即ちこのMISFETは、ゲート電極15の側面の片方の
み、該ゲート電極とは絶縁膜16を介してポリシリコンの
側壁17を設け、この側壁17を、主にゲート電極15によっ
て制御される可変抵抗素子として用いるようにしたもの
である。
図は同実施例の構成図であり、11はＰ型基板、12,13は
ソースとドレインを構成するN+領域、14はゲート酸化
膜、15はポリシリコンよりなるゲート電極、16は後酸化
膜、17はポリシリコン（例えば中性）よりなる側壁であ
る。即ちこのMISFETは、ゲート電極15の側面の片方の
み、該ゲート電極とは絶縁膜16を介してポリシリコンの
側壁17を設け、この側壁17を、主にゲート電極15によっ
て制御される可変抵抗素子として用いるようにしたもの
である。
第２図は第１図付近の平面図、第３図、第４図はそのつ
くり方を示す工程図で、第３図は第２図のＡ−Ａ線に沿
う部分を見る断面図、第４図は第２図のＢ−Ｂ線に沿う
部分で見る断面図で、以下これらの図を参照して第１図
の製造工程を説明する。なお第２図において21は素子領
域で、その外側が素子分離領域、22はゲート電極（第１
図の15）、23はゲート電極と高抵抗素子（例えば第５図
の５）のコンタクト部分、24,24′はポリシリコン側壁
を形成する場合のレジストパターン、25はポリシリコン
側壁を除去する場合のレジスト中の穴パターンである。
くり方を示す工程図で、第３図は第２図のＡ−Ａ線に沿
う部分を見る断面図、第４図は第２図のＢ−Ｂ線に沿う
部分で見る断面図で、以下これらの図を参照して第１図
の製造工程を説明する。なお第２図において21は素子領
域で、その外側が素子分離領域、22はゲート電極（第１
図の15）、23はゲート電極と高抵抗素子（例えば第５図
の５）のコンタクト部分、24,24′はポリシリコン側壁
を形成する場合のレジストパターン、25はポリシリコン
側壁を除去する場合のレジスト中の穴パターンである。
まずＰ型基板31に、周辺回路のPMOSFET作製のためにＮ
ウェル（図示せず）を形成する。その後フィールド酸化
膜32をLOCOS法によって作製する（第３図（ａ）、第４
図（ａ））。そのあと、ゲート酸化膜34を900℃中のド
ライO2下で酸化することにより、15015設け、つづいて
ポリシリコン層35を4,00015堆積し、900℃,POCl中でリ
ン拡散を行い、リソグラフィー工程を経てゲート電極を
パターンニングし、ソース・ドレイン領域33形成のた
め、NMOS部分のみヒ素イオンを加速電圧50keV、ドーズ
量５×1015cm-2で打ち込む。そのあと周辺回路のPMOS部
分のみソース・ドレイン形成のためBF2イオンを50keV,5
×1015cm-2で打ちこむ（第３図（ｂ）、第４図
（ｂ））。つづいて後酸化膜36を、900℃、ドライO2中
で10分酸化することによって形成し、第２図の部分23で
示した領域だけ穴のあいたレジストパターンをリソグラ
フィー工程により作製し、異方性エッチングによりこの
領域23のSiO2膜36を除去したあと、レジストをとる（第
３図（ｃ）、第４図（ｃ））。そのあと側壁用のポリシ
リコン層37を4,00015堆積し、第２図の24,24′で示した
領域だけレジスト28を残した状態で異方性エッチングを
行い、ポリシリコン37を残す（第３図（ｄ）、第４図
（ｄ））。レジスト28を除去したあと、今度は、第２図
の24,24′,25で示した領域のみ穴のあいているレジスト
・パターンを作る。そのあと、ヒ素イオンを50keV,5×1
015cm-2で打ちこむ。領域24,24′に上記イオンを打ちこ
むのは、低抵抗配線領域を形成するため、また領域25に
上記イオンを打ちこむのは、このあとに行う“側壁と
り”の際のポリシリコンのエッチング・レートを上げる
ためである。レジストを除却したのち、900℃,10分のN2
中のアニールを行って、先に打ち込んだヒ素を活性化す
る。そのあと、第２図の領域25で示した領域のみ穴のあ
いているレジストパターン29を形成した後、等方性エッ
チングによってこの領域中のポリシリコン側壁を除去し
片方のみのポリシリコン側壁37を残存させる（第３図
（ｅ）第４図（ｅ））。その後通常のAl配線の工程へ進
む。
ウェル（図示せず）を形成する。その後フィールド酸化
膜32をLOCOS法によって作製する（第３図（ａ）、第４
図（ａ））。そのあと、ゲート酸化膜34を900℃中のド
ライO2下で酸化することにより、15015設け、つづいて
ポリシリコン層35を4,00015堆積し、900℃,POCl中でリ
ン拡散を行い、リソグラフィー工程を経てゲート電極を
パターンニングし、ソース・ドレイン領域33形成のた
め、NMOS部分のみヒ素イオンを加速電圧50keV、ドーズ
量５×1015cm-2で打ち込む。そのあと周辺回路のPMOS部
分のみソース・ドレイン形成のためBF2イオンを50keV,5
×1015cm-2で打ちこむ（第３図（ｂ）、第４図
（ｂ））。つづいて後酸化膜36を、900℃、ドライO2中
で10分酸化することによって形成し、第２図の部分23で
示した領域だけ穴のあいたレジストパターンをリソグラ
フィー工程により作製し、異方性エッチングによりこの
領域23のSiO2膜36を除去したあと、レジストをとる（第
３図（ｃ）、第４図（ｃ））。そのあと側壁用のポリシ
リコン層37を4,00015堆積し、第２図の24,24′で示した
領域だけレジスト28を残した状態で異方性エッチングを
行い、ポリシリコン37を残す（第３図（ｄ）、第４図
（ｄ））。レジスト28を除去したあと、今度は、第２図
の24,24′,25で示した領域のみ穴のあいているレジスト
・パターンを作る。そのあと、ヒ素イオンを50keV,5×1
015cm-2で打ちこむ。領域24,24′に上記イオンを打ちこ
むのは、低抵抗配線領域を形成するため、また領域25に
上記イオンを打ちこむのは、このあとに行う“側壁と
り”の際のポリシリコンのエッチング・レートを上げる
ためである。レジストを除却したのち、900℃,10分のN2
中のアニールを行って、先に打ち込んだヒ素を活性化す
る。そのあと、第２図の領域25で示した領域のみ穴のあ
いているレジストパターン29を形成した後、等方性エッ
チングによってこの領域中のポリシリコン側壁を除去し
片方のみのポリシリコン側壁37を残存させる（第３図
（ｅ）第４図（ｅ））。その後通常のAl配線の工程へ進
む。
このようにして、従来技術では困難であったスタンド・
バイ電流Isbを低くおさえつつ、なおかつセル特性を向
上せしめるスタティックRAMセルを、セル面積を増大す
ることなく以下に示すように実現できた。即ちノード電
圧VMが低レベルの場合、第１図が、第５図のドライバー
トランジスタ２を表わすとして、ゲート電極15は低レベ
ルで約0Vである。このときn+領域13は接地Vssにつなが
っていて、0Vである。従ってポリシリコン側壁17（37）
は0Vで囲まれ側壁となり、オフ状態つまり高抵抗状態に
あり、通常の高抵抗（ＲΩ）としてはたらき（１）式を
満足させることは容易である。この側壁高抵抗を第５図
の高抵抗５として配線する。そうするとノード電圧VM′
が高レベル（約5V）で、ドライバートランジスタ１がオ
ンしていても、高抵抗５の値ｒが充分大きいので、スタ
ンド・バイ電流Isbは２μＡ以下におさえられる。一
方、ノード電圧VM′が高レベルであるから、第１図が第
５図のドライバートランジスタ１を表わすとして、ゲー
ト電極15は高レベルで約5Vで、このときn+領域13は接地
Vssにつながっていて、0Vである。従って側壁17はゲー
ト電極15は5V、基板電位が側壁17に近い0Vゆえ、ゲート
15により側壁17に負のキャリアが誘起され、側壁17はオ
ン状態つまり低抵抗状態となり、Ｒよりも低い値Ｒ′＝
10-2Ｒとなる。このような低い抵抗になるため、トラン
スファゲート４のしきい値が低くても（３）式を満足す
るようなトランスファゲート・トランジスタのカットオ
フ電流Icとなり、従来技術の問題点は解消される。
バイ電流Isbを低くおさえつつ、なおかつセル特性を向
上せしめるスタティックRAMセルを、セル面積を増大す
ることなく以下に示すように実現できた。即ちノード電
圧VMが低レベルの場合、第１図が、第５図のドライバー
トランジスタ２を表わすとして、ゲート電極15は低レベ
ルで約0Vである。このときn+領域13は接地Vssにつなが
っていて、0Vである。従ってポリシリコン側壁17（37）
は0Vで囲まれ側壁となり、オフ状態つまり高抵抗状態に
あり、通常の高抵抗（ＲΩ）としてはたらき（１）式を
満足させることは容易である。この側壁高抵抗を第５図
の高抵抗５として配線する。そうするとノード電圧VM′
が高レベル（約5V）で、ドライバートランジスタ１がオ
ンしていても、高抵抗５の値ｒが充分大きいので、スタ
ンド・バイ電流Isbは２μＡ以下におさえられる。一
方、ノード電圧VM′が高レベルであるから、第１図が第
５図のドライバートランジスタ１を表わすとして、ゲー
ト電極15は高レベルで約5Vで、このときn+領域13は接地
Vssにつながっていて、0Vである。従って側壁17はゲー
ト電極15は5V、基板電位が側壁17に近い0Vゆえ、ゲート
15により側壁17に負のキャリアが誘起され、側壁17はオ
ン状態つまり低抵抗状態となり、Ｒよりも低い値Ｒ′＝
10-2Ｒとなる。このような低い抵抗になるため、トラン
スファゲート４のしきい値が低くても（３）式を満足す
るようなトランスファゲート・トランジスタのカットオ
フ電流Icとなり、従来技術の問題点は解消される。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば側壁抵抗17（37）をポリシリコンとした
が、単結晶シリコン等を用いてもよい。
ある。例えば側壁抵抗17（37）をポリシリコンとした
が、単結晶シリコン等を用いてもよい。
［発明の効果］ 以上説明した如く本発明によれば、ゲートの側壁に設け
られる抵抗を可変にでき、これをスタティックRAMのメ
モリセルの負荷抵抗として用いた場合には、スタンド・
バイ電流を低くおさえ、面積の増大もなく、安定なメモ
リセルが得られる等の利点を有するものである。
られる抵抗を可変にでき、これをスタティックRAMのメ
モリセルの負荷抵抗として用いた場合には、スタンド・
バイ電流を低くおさえ、面積の増大もなく、安定なメモ
リセルが得られる等の利点を有するものである。
【図面の簡単な説明】 第１図は本発明の一実施例の断面図、第２図は同パター
ン平面図、第３図、第４図は同実施例を得る断面的工程
図、第５図は従来のスタティックRAMセルの回路図、第
６図は同セルの特性図である。 1,2…ドライバートランジスタ、3,4…トランスファゲー
ト、5,6…高抵抗負荷、11…Ｐ型基板、12,13…N+層、15
…ゲート電極、16…酸化膜、17…ポリシリコン側壁（可
変抵抗素子）。
ン平面図、第３図、第４図は同実施例を得る断面的工程
図、第５図は従来のスタティックRAMセルの回路図、第
６図は同セルの特性図である。 1,2…ドライバートランジスタ、3,4…トランスファゲー
ト、5,6…高抵抗負荷、11…Ｐ型基板、12,13…N+層、15
…ゲート電極、16…酸化膜、17…ポリシリコン側壁（可
変抵抗素子）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11
Claims (2)
- 【請求項１】Ｍ（金属）−Ｉ（絶縁膜）−Ｓ（半導体）
型FET（電界効果型トランジスタ）において、ゲート電
極の側面の片方に、ゲート電極とは絶縁膜を介して多結
晶もしくは単結晶シリコンの側壁を設け、この側壁を前
記ゲート電極によって制御される抵抗素子として用いる
ことを特徴とする半導体装置。 - 【請求項２】前記ゲート電極がスタティックRAMのドラ
イバートランジスタのゲート電極であり、その片側の側
方に形成された多結晶もしくは単結晶シリコンの側壁
を、ドライバートランジスタのゲート電極によって制御
される可変抵抗素子として用いることを特徴とした請求
項１に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024546A JPH0714013B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体装置 |
| US07/473,436 US5027186A (en) | 1989-02-02 | 1990-02-01 | Semiconductor device |
| KR1019900001273A KR940001895B1 (ko) | 1989-02-02 | 1990-02-02 | 스태틱형 랜덤액세스메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024546A JPH0714013B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205072A JPH02205072A (ja) | 1990-08-14 |
| JPH0714013B2 true JPH0714013B2 (ja) | 1995-02-15 |
Family
ID=12141152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024546A Expired - Fee Related JPH0714013B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5027186A (ja) |
| JP (1) | JPH0714013B2 (ja) |
| KR (1) | KR940001895B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123138B2 (ja) * | 1990-07-13 | 1995-12-25 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2635831B2 (ja) * | 1991-01-28 | 1997-07-30 | 株式会社東芝 | 半導体装置 |
| US7760537B2 (en) * | 2007-05-31 | 2010-07-20 | Kabushiki Kaisha Toshiba | Programmable ROM |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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