JPH0714035B2 - Field effect semiconductor device - Google Patents
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- JPH0714035B2 JPH0714035B2 JP60131502A JP13150285A JPH0714035B2 JP H0714035 B2 JPH0714035 B2 JP H0714035B2 JP 60131502 A JP60131502 A JP 60131502A JP 13150285 A JP13150285 A JP 13150285A JP H0714035 B2 JPH0714035 B2 JP H0714035B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ｎチャンネル電界効果型トランジスタと、ｐ
チャンネル電界効果型トランジスタとを構成している電
界効果型半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to an n-channel field effect transistor,
The present invention relates to a field effect semiconductor device which constitutes a channel field effect transistor.
［従来の技術］ ｎチャンネル電界効果型トランジスタと、ｐチャンネル
電界効果型トランジスタとを構成している電界効果型半
導体装置として、従来、第５図を伴なって次に述べる構
成を有するものが提案されている。[Prior Art] As a field-effect semiconductor device comprising an n-channel field-effect transistor and a p-channel field-effect transistor, a field-effect semiconductor device having the configuration described below with reference to FIG. 5 is conventionally proposed. Has been done.
すなわち、例えばGaAsでなる半絶縁性半導体基板10上
に、例えばInSGa1-SAs（０≦ｓ＜１）のような第１の半
導体でなり、且つ1015atom/cm3以下というような十分低
い不純物濃度を有する、第１の半導体層21と、その第１
の半導体層21上に形成され、且つ第１の半導体に比し小
さな電子親和力を有し且つ第１の半導体に比し大なる電
子親和力とバンドギャップとの和を有する例えばAltGa
1-tAsまたはIntAl1-tAs（０＜ｔ＜１）のような第２の
半導体でなり、且つ1015atom/cm3以下というような十分
低い不純物濃度を有する、第２の半導体層22とを有する
半導体積層体20が、例えば分子線エピタキシャル法によ
って形成されている。That is, on the semi-insulating semiconductor substrate 10 made of, for example, GaAs, the first semiconductor such as In S Ga 1-S As (0 ≦ s <1) is formed, and 10 15 atom / cm 3 or less. Of the first semiconductor layer 21 having a sufficiently low impurity concentration and its first
Formed on the semiconductor layer 21 and having a smaller electron affinity than the first semiconductor and a larger electron affinity and band gap than the first semiconductor, such as Al t Ga.
A second semiconductor such as 1-t As or In t Al 1-t As (0 <t <1) and having a sufficiently low impurity concentration of 10 15 atom / cm 3 or less; The semiconductor laminated body 20 including the semiconductor layer 22 is formed by, for example, the molecular beam epitaxial method.
そして、その半導体積層体20上に、例えばInxGa1-xAsの
ような第１の半導体層21の第１の半導体と同じ電子親和
力を有する、または例えばGeのような第１の半導体層21
の第１の半導体に比し大なる電子親和力を有する第４の
半導体でなり、且つ第１及び第２の半導体層21及び22に
比し高いｎ型不純物濃度を有する第４の半導体層24を有
する第１のストライプ状体31が、局部的に、形成されて
いる。Then, on the semiconductor laminated body 20, it has the same electron affinity as the first semiconductor of the first semiconductor layer 21 such as In x Ga 1-x As, or the first semiconductor layer such as Ge. twenty one
Of the fourth semiconductor layer 24 having a larger electron affinity than the first semiconductor layer and having a higher n-type impurity concentration than the first and second semiconductor layers 21 and 22. The first stripe-shaped body 31 having is locally formed.
また、半導体積層体内20に、第１のストライプ状体31を
幅方向に挟んだ両位置において、第１及び第２の半導体
層21及び22に比し高いｎ型不純物濃度を有する第１及び
第２の半導体領域41及び42が、第２の半導体層22の表面
側から、少くとも第１の半導体層21内に達する深さに、
局部的に、例えばBeイオンの打込によって形成されてい
る。この場合、第１及び第２の半導体領域41及び42は、
その内側端が、第１のストライプ状体31の第４の半導体
層24の外側端に対応する位置またはその近傍まで延長し
ている。The first and second semiconductor layers 21 and 22 having a higher n-type impurity concentration at both positions sandwiching the first stripe-shaped body 31 in the width direction in the semiconductor stacked body 20. The second semiconductor regions 41 and 42 reach the depth of at least the first semiconductor layer 21 from the surface side of the second semiconductor layer 22,
It is formed locally, for example, by implantation of Be ions. In this case, the first and second semiconductor regions 41 and 42 are
The inner end extends to a position corresponding to the outer end of the fourth semiconductor layer 24 of the first stripe-shaped body 31 or the vicinity thereof.
さらに、第１及び第２の半導体領域41及び42に、金属で
なる第１及び第２の電極51及び52がそれぞれオーミック
に付されている。また、半導体積層体20上に、第１の半
導体層21と同じ、または第１の半導体層21に比し大なる
電子親和力を有する第５の半導体でなり、且つ第１及び
第２の半導体層21及び22に比し高いｐ型不純物濃度を有
する第５の半導体層25、または金属でなる第６の電極56
を有する第２のストライプ状体32が、局部的に形成され
ている。ただし、図においては、第２のストライプ状体
32が、第６の電極56でなる場合が示されている。Furthermore, first and second electrodes 51 and 52 made of metal are ohmicly applied to the first and second semiconductor regions 41 and 42, respectively. Further, on the semiconductor stacked body 20, a fifth semiconductor having the same electron affinity as the first semiconductor layer 21 or a larger electron affinity than the first semiconductor layer 21, and the first and second semiconductor layers are formed. A fifth semiconductor layer 25 having a higher p-type impurity concentration than those of 21 and 22 or a sixth electrode 56 made of metal.
A second stripe-shaped body 32 having is locally formed. However, in the figure, the second stripe-shaped body
The case where 32 consists of the sixth electrode 56 is shown.
さらに、半導体積層体内20に、第２のストライプ状体32
を幅方向に挟んだ両位置において、第１及び第２の半導
体層21及び22に比し高いｐ型不純物濃度を有する第３及
び第４の半導体領域43及び44が、第２の半導体層22の表
面側から、少くとも第１の半導体層21内に達する深さ
に、局部的に、ｐ型不純物イオンの打込によって形成さ
れている。Further, the second stripe-shaped body 32 is formed in the semiconductor laminated body 20.
At both positions sandwiching in the width direction, the third and fourth semiconductor regions 43 and 44 having a higher p-type impurity concentration than the first and second semiconductor layers 21 and 22 are formed in the second semiconductor layer 22. Is locally formed by implantation of p-type impurity ions to a depth reaching at least the inside of the first semiconductor layer 21 from the surface side.
なおさらに、第３及び第４の半導体領域43及び44に、金
属でなる第４及び第５の電極54及び55がそれぞれオーミ
ックに付されている。Furthermore, the fourth and fifth electrodes 54 and 55 made of metal are ohmic-applied to the third and fourth semiconductor regions 43 and 44, respectively.
よって、第１及び第２の半導体領域41及び42をそれぞれ
ソース領域及びドレイン領域とし、半導体積層体20の第
１の半導体層21の、第１及び第２の半導体領域41及び42
間の領域をｎチャンネル形成用層とし、第１及び第２の
電極51及び52をそれぞれソース電極及びドレイン電極と
し、第１のストライプ状体31をゲート部とし、その第４
の半導体層24をゲート電極を兼ねさせているｎチャンネ
ル電界効果型トランジスタU1が構成され、且つ第３及び
第４の半導体領域43及び44をそれぞれソース領域及びド
レイン領域とし、半導体積層体20の第１の半導体層21
の、第３及び第４の半導体領域43及び44間の領域をｐチ
ャンネル形成用層とし、第４及び第５の電極54及び55を
それぞれソース電極及びドレイン電極とし、第２のスト
ライプ状体32をゲート部とし、その第６の電極56をゲー
ト電極としているｐチャンネル電界効果型トランジスタ
U2が構成されている。Therefore, the first and second semiconductor regions 41 and 42 are used as the source region and the drain region, respectively, and the first and second semiconductor regions 41 and 42 of the first semiconductor layer 21 of the semiconductor stack 20 are used.
The region between them is an n-channel forming layer, the first and second electrodes 51 and 52 are a source electrode and a drain electrode, respectively, and the first stripe-shaped body 31 is a gate portion.
Of the n-channel field effect transistor U1 in which the semiconductor layer 24 also serves as a gate electrode is formed, and the third and fourth semiconductor regions 43 and 44 are used as a source region and a drain region, respectively. 1 semiconductor layer 21
The region between the third and fourth semiconductor regions 43 and 44 as a p-channel forming layer, the fourth and fifth electrodes 54 and 55 as a source electrode and a drain electrode, respectively, and the second stripe-shaped body 32. Is a gate portion, and a sixth electrode 56 thereof is a gate electrode
U2 is configured.
以上が、従来提案されている電界効果型半導体装置の構
成である。The above is the configuration of the conventionally proposed field effect semiconductor device.
このような構成によれば、そのｎチャンネル電界効果型
トランジスタU1についてみるとき、ゲート部のゲート電
極を兼ねる第１のストライプ状体31の第４の半導体層24
に、ソース領域としての第１の半導体領域41、従って、
ソース電極としての第１の電極51を基準とした制御電圧
が印加されていない状態で、または、制御電圧が、所定
の値（閾値電圧）よりも低い値で印加されている状態で
は、半導体積層体20を構成している第１の半導体層21
の、ｎチャンネル形成用層としての第１及び第２の半導
体領域41及び42間の領域の第２の半導体層22側に、２次
元電子ガス形成層としてのｎチャンネル層61は形成され
ていず、よって、ソース領域としての第１の半導体領域
41と、ドレイン領域としての第２の半導体領域42との
間、従って、ソース電極としての第１の電極51と、ドレ
イン電極としての第２の電極52との間がオフ状態であ
る。According to this structure, when considering the n-channel field effect transistor U1, the fourth semiconductor layer 24 of the first stripe-shaped body 31 which also serves as the gate electrode of the gate portion.
To the first semiconductor region 41 as a source region, and
When the control voltage based on the first electrode 51 as the source electrode is not applied, or when the control voltage is applied at a value lower than a predetermined value (threshold voltage), the semiconductor stacking is performed. First semiconductor layer 21 constituting the body 20
The n-channel layer 61 as a two-dimensional electron gas forming layer is not formed on the second semiconductor layer 22 side in the region between the first and second semiconductor regions 41 and 42 as the n-channel forming layer. Therefore, the first semiconductor region as the source region
41 is off between the second semiconductor region 42 as a drain region, and thus between the first electrode 51 as a source electrode and the second electrode 52 as a drain electrode.
しかしながら、このような状態から、ゲート電極を兼ね
ているストライプ状体31の第４の半導体層24に、制御電
圧が、上述した閾値電圧以上の高い値で印加されれば、
第１及び第２の半導体領域41及び42のいずれか一方また
は双方から、電子が、ｎチャンネル形成用層としての、
第１の半導体層21の第１及び第２の半導体領域41及び42
間の領域の第２の半導体層22側に蓄積し、よって、第１
の半導体層21の、ｎチャンネル形成用層としての第１及
び第２の半導体領域41及び42間の領域の第２の半導体層
22側に、２次元電子ガス形成層としてｎチャンネル層61
が形成され、よって、ソース電極としての第１の電極51
と、ドレイン電極としての第２の電極52との間が、オン
状態になる。However, from such a state, if the control voltage is applied to the fourth semiconductor layer 24 of the stripe-shaped body 31 which also serves as the gate electrode at a high value equal to or higher than the above-mentioned threshold voltage,
Electrons from one or both of the first and second semiconductor regions 41 and 42 serve as an n-channel forming layer,
First and second semiconductor regions 41 and 42 of the first semiconductor layer 21
Accumulation on the side of the second semiconductor layer 22 in the region between
Second semiconductor layer in the region of the semiconductor layer 21 between the first and second semiconductor regions 41 and 42 as the n-channel forming layer
N channel layer 61 as a two-dimensional electron gas forming layer on the 22 side
Are formed, and thus the first electrode 51 as a source electrode is formed.
And the second electrode 52 serving as the drain electrode are turned on.
また、そのオン状態において、制御電圧の値を大にまた
は小に変更すれば、これに応じて、ｎチャンネル層61に
蓄積される電子の量が大にまたは小に変更する。Further, in the ON state, if the value of the control voltage is changed to large or small, the amount of electrons accumulated in the n-channel layer 61 is changed to large or small accordingly.
このため、ソース電極としての第１の電極51と、ドレイ
ン電極としての第２の電極52との間に、負荷を通じて、
所要の電源を接続した状態で、ソース電極としての第１
の電極51と、ゲート電極としての第４の半導体層24との
間に制御電圧を印加させることによって、その制御電圧
の値に応じて制御された電流を、負荷に供給することが
できる、というｎチャンネル電界効果型トランジスタと
しての機能が得られる。また、第５図に示す従来の電界
効果型半導体装置の場合、そのｐチャンネル電界効果型
トランジスタU2についてみるとき、ゲート電極としての
第６の電極56に、ソース電極としての第４の電極54を基
準とした制御電圧が印加されていない状態で、または制
御電圧が所定の値（閾値電圧）よりも高い値で印加され
ている状態では、半導体積層体20を構成している第１の
半導体層21の、ｐチャンネル形成用層としてのソース領
域としての第３の半導体領域43とドレイン領域としての
第４の半導体領域44との間の領域の第２の半導体層22側
に、２次元正孔ガス形成層としてのｐチャンネル層62は
形成されておらず、よって、ソース電極としての第４の
電極54と、ドレイン電極としての第５の電極45との間が
オフ状態である。Therefore, a load is applied between the first electrode 51 serving as the source electrode and the second electrode 52 serving as the drain electrode,
With the required power supply connected, the first
It is said that by applying a control voltage between the electrode 51 and the fourth semiconductor layer 24 as a gate electrode, a current controlled according to the value of the control voltage can be supplied to the load. A function as an n-channel field effect transistor can be obtained. Further, in the case of the conventional field effect type semiconductor device shown in FIG. 5, when considering the p-channel field effect type transistor U2, the sixth electrode 56 as the gate electrode and the fourth electrode 54 as the source electrode are provided. In the state where the reference control voltage is not applied or the control voltage is applied at a value higher than a predetermined value (threshold voltage), the first semiconductor layer forming the semiconductor stacked body 20. Two-dimensional holes are formed on the side of the second semiconductor layer 22 in the region between the third semiconductor region 43 serving as the source region serving as the p-channel forming layer and the fourth semiconductor region 44 serving as the drain region. The p-channel layer 62 as the gas forming layer is not formed, and therefore the fourth electrode 54 as the source electrode and the fifth electrode 45 as the drain electrode are in the off state.
しかしながら、このような状態から、ゲート電極として
の第６の電極56に、制御電圧が上述した閾値電圧以下の
低い値で印加されれば、第３及び第４の半導体領域43及
び44のいずれか一方または双方から、正孔が、第１の半
導体層21の、ｐチャンネル形成用層としての第３及び第
４の半導体領域43及び44間の領域の第２の半導体層22側
に蓄積し、このため、第１の半導体層21の、ｐチャンネ
ル形成用層としての第３及び第４の半導体領域43及び44
間の領域の第２の半導体層22側に、２次元正孔ガス形成
層としてのｐチャンネル層62が形成され、よって、ソー
ス電極としての第４の電極54と、ドレイン電極としての
第５の電極45との間が、オン状態になる。However, from such a state, if the control voltage is applied to the sixth electrode 56 serving as the gate electrode at a low value equal to or lower than the above-mentioned threshold voltage, one of the third and fourth semiconductor regions 43 and 44 is formed. From one or both, holes are accumulated on the second semiconductor layer 22 side in the region of the first semiconductor layer 21 between the third and fourth semiconductor regions 43 and 44 as the p-channel forming layer, Therefore, the third and fourth semiconductor regions 43 and 44 of the first semiconductor layer 21 as p-channel forming layers are formed.
The p-channel layer 62 as a two-dimensional hole gas forming layer is formed on the side of the second semiconductor layer 22 in the region between, and thus the fourth electrode 54 as a source electrode and the fifth electrode as a drain electrode are formed. The electrode 45 and the electrode 45 are turned on.
また、そのオン状態において、制御電圧の値を大にまた
は小に変更すれば、これに応じて、ｐチャンネル層に蓄
積されている正孔の量が大にまたは小に変更する。Further, in the ON state, if the value of the control voltage is changed to large or small, the amount of holes accumulated in the p-channel layer is changed to large or small accordingly.
このため、ソース電極としての第４の電極54と、ドレイ
ン電極としての第５の電極55との間に、負荷を通じて、
所要の電源を接続した状態で、ソース電極としての第４
の電極54と、ゲート電極としての第６の電極56との間に
制御電圧を印加させることによって、その制御電圧の値
に応じて制御された電流を、負荷に供給することができ
る、というｐチャンネル電界効果型トランジスタとして
の機能が得られる。Therefore, a load is applied between the fourth electrode 54 serving as the source electrode and the fifth electrode 55 serving as the drain electrode,
With the required power supply connected, the fourth electrode as the source electrode
By applying a control voltage between the electrode 54 and the sixth electrode 56 serving as a gate electrode, a current controlled according to the value of the control voltage can be supplied to the load. A function as a channel field effect transistor can be obtained.
従って、第５図に示すｎチャンネル電界効果型トランジ
スタU1と、ｐチャンネル電界効果型トランジスタU2とを
構成している電界効果型半導体装置によれば、そのｎチ
ャンネル電界効果型トランジスタU1と、ｐチャンネル電
界効果型トランジスタU2とを適当に接続して用いること
によって、インバータなどの相補型回路としての機能を
得ることができる。Therefore, according to the field effect type semiconductor device which comprises the n channel field effect transistor U1 and the p channel field effect transistor U2 shown in FIG. 5, the n channel field effect transistor U1 and the p channel By properly connecting and using the field effect transistor U2, a function as a complementary circuit such as an inverter can be obtained.
また、従来、ｎチャンネル電界効果型トランジスタとｐ
チャンネル電界効果型トランジスタとを構成している電
界効果型半導体装置として、第６図を伴なって次に述べ
る構成を有するものも提案されている。Further, conventionally, an n-channel field effect transistor and a p-type
As a field-effect semiconductor device which constitutes a channel field-effect transistor, a field-effect semiconductor device having the structure described below with reference to FIG. 6 has also been proposed.
第６図において、第５図との対応部分には同一符号を付
して詳細説明を省略する。6, parts corresponding to those in FIG. 5 are designated by the same reference numerals, and detailed description thereof will be omitted.
第６図に示す従来の電界効果型半導体装置は、第５図で
上述した従来の電界効果型半導体装置の構成において、
その半導体積層体20が、その第２の半導体層22上に形成
され、且つ第１の半導体層21と同じ電子親和力を有する
InSGa1-SAs（０≦ｓ＜１）のような第３の半導体でな
り、且つ1015atom/cm3以下というような十分低い不純物
濃度を有する第３の半導体層23を有することを除いて、
第５図で上述した従来の電界効果型半導体装置の場合と
同様の構成を有する。The conventional field effect semiconductor device shown in FIG. 6 is the same as the conventional field effect semiconductor device shown in FIG.
The semiconductor stack 20 is formed on the second semiconductor layer 22 and has the same electron affinity as the first semiconductor layer 21.
Having a third semiconductor layer 23 made of a third semiconductor such as In S Ga 1-S As (0 ≦ s <1) and having a sufficiently low impurity concentration of 10 15 atom / cm 3 or less. except,
The structure is similar to that of the conventional field effect semiconductor device described above with reference to FIG.
以上が、従来の電界効果型半導体装置の他の例の構成で
ある。The above is the configuration of another example of the conventional field effect semiconductor device.
このような第６図に示す従来の電界効果型半導体装置に
よれば、それが上述した事項を除いて、第５図で上述し
た従来の電界効果型半導体装置と同様の構成を有するの
で、詳細説明を省略するが、第５図で上述した従来の電
界効果型半導体装置の場合と同様の作用効果が得れら
る。The conventional field effect semiconductor device shown in FIG. 6 has the same structure as the conventional field effect semiconductor device described above with reference to FIG. 5, except for the matters described above. Although not described, the same operational effect as in the case of the conventional field effect semiconductor device described above with reference to FIG. 5 can be obtained.
［発明が解決しようとする問題点］ しかしながら、第５図及び第６図で上述した従来の電界
効果型半導体装置の場合、半導体積層体20の第１の半導
体層21が、ｐ型不純物またはｎ型不純物を意図的に導入
して形成されていないにもかかわらず、十分低い不純物
濃度を有するが、ｐ型またはｎ型に形成され、このた
め、第１の半導体層21の、ｎチャンネル形成用層として
の半導体領域41及び42間の領域がｎ型になっていたり、
また半導体層21の、ｐチャンネル形成用層としての半導
体領域43及び44間の領域がｐ型となっていたりしてい
る。このため、ｎチャンネル電界効果型トランジスタU1
において、そのソース領域としての第１の半導体領域41
と、ドレイン領域としての第２の半導体領域42との間
に、それら間のｎ型となっている領域を通じて、第１の
半導体領域41とゲート部としての第１のストライプ状体
31の第４の半導体層24との間に印加する制御電圧によっ
て制御されない漏れ電流が流れたり、また、ｐチャンネ
ル電界効果トランジスタU2において、そのソース領域と
しての第３の半導体領域43と、ドレイン領域としての第
４の半導体領域44との間に、それら間のｐ型となってい
る領域を通じて、第３の半導体領域43とゲート部として
のストライプ状体32の第６の電極56との間に印加する制
御電圧によって制御されない漏れ電流が流れる、という
欠点を有していた。[Problems to be Solved by the Invention] However, in the case of the conventional field effect semiconductor device described above with reference to FIGS. 5 and 6, the first semiconductor layer 21 of the semiconductor stacked body 20 is formed of p-type impurities or n-type impurities. Although it has not been formed by intentionally introducing a type impurity, it has a sufficiently low impurity concentration, but is formed as a p-type or an n-type. Therefore, for forming the n-channel of the first semiconductor layer 21. The region between the semiconductor regions 41 and 42 as a layer is n-type,
Further, in the semiconductor layer 21, the region between the semiconductor regions 43 and 44 as the p-channel forming layer is p-type. Therefore, the n-channel field effect transistor U1
At the first semiconductor region 41 as a source region thereof.
And a second semiconductor region 42 serving as a drain region, and an n-type region therebetween is provided, and the first semiconductor region 41 and a first stripe-shaped body serving as a gate portion.
31 leak current not controlled by the control voltage applied between the fourth semiconductor layer 24 and the third semiconductor region 43 as the source region and the drain region in the p-channel field effect transistor U2. Between the third semiconductor region 43 and the sixth electrode 56 of the stripe-shaped body 32 as the gate portion through the p-type region therebetween. It has a drawback that a leakage current that is not controlled by the applied control voltage flows.
よって、本発明は、上述した欠点のない、新規なｎチャ
ンネル電界効果型トランジスタと、ｐチャンネル電界効
果型トランジスタとを構成している電界効果型半導体装
置を提供するものである。Therefore, the present invention provides a field-effect semiconductor device which has a novel n-channel field-effect transistor and a p-channel field-effect transistor without the above-mentioned drawbacks.
［問題を解決するための手段］ 本願第１番目の発明による電界効果型半導体装置は、第
５図で上述した従来の電界効果型半導体装置の場合と同
様に、次に述べる構成を有する。[Means for Solving the Problem] The field effect semiconductor device according to the first invention of the present application has the following configuration, similarly to the case of the conventional field effect semiconductor device described above with reference to FIG.
すなわち、半絶縁性半導体基板上に、第１の半導体でな
り、且つ十分低い不純物濃度を有する第１の半導体層
と、該第１の半導体層上に形成され、且つ上記第１の半
導体に比し小さな電子親和力を有し且つ上記第１の半導
体に比し大なる電子親和力とバンドギャップとの和を有
する第２の半導体でなり、且つ十分低い不純物濃度を有
する第２の半導体層とを有する半導体積層体が形成され
ている。That is, a first semiconductor layer made of a first semiconductor and having a sufficiently low impurity concentration on a semi-insulating semiconductor substrate, and a first semiconductor layer formed on the first semiconductor layer, A second semiconductor layer having a small electron affinity and having a larger sum of electron affinity and bandgap than the first semiconductor and having a sufficiently low impurity concentration. A semiconductor stack is formed.
そして、上記半導体積層体上に、上記第１の半導体層の
第１の半導体と同じまたは上記第１の半導体に比し大な
る電子親和力を有する第４の半導体でなり、且つ上記第
１及び第２の半導体層に比し高いｎ型不純物濃度を有す
る第４の半導体層を有する第１のストライプ状体が、局
部的に、形成されている。A fourth semiconductor, which is the same as the first semiconductor of the first semiconductor layer or has a greater electron affinity than the first semiconductor, is formed on the semiconductor stacked body, and the first and the second semiconductors. A first stripe-shaped body having a fourth semiconductor layer having a higher n-type impurity concentration than that of the second semiconductor layer is locally formed.
また、上記半導体積層体内に、上記第１のストライプ状
体を幅方向に挟んだ両位置において、上記第１及び第２
の半導体層に比し高いｎ型不純物濃度を有する第１及び
第２の半導体領域が、上記第２の半導体層の表面側か
ら、少くとも上記第１の半導体層内に達する深さに、局
部的に、形成されている。In addition, in the semiconductor laminated body, the first and second strip-shaped bodies are sandwiched in both widthwise positions.
The first and second semiconductor regions having a higher n-type impurity concentration than that of the second semiconductor layer from the front surface side of the second semiconductor layer to the depth of at least the first semiconductor layer. Has been formed.
さらに、上記半導体積層体上に、上記第１の半導体層の
第１の半導体と同じまたは上記第１の半導体に比し大な
る電子親和力を有する第５の半導体でなり且つ上記第１
及び第２の半導体層に比し高いｐ型不純物濃度を有する
第５の半導体層または金属でなる電極を有する第２のス
トライプ状体が、局部的に、形成されている。Further, on the semiconductor laminated body, a fifth semiconductor that is the same as the first semiconductor of the first semiconductor layer or has a larger electron affinity than the first semiconductor and is the first semiconductor
And a second stripe-shaped body having a fifth semiconductor layer having a higher p-type impurity concentration than that of the second semiconductor layer or an electrode made of a metal is locally formed.
なおさらに、上記半導体積層体内に、上記第２のストラ
イプ状体を幅方向に挟んだ両位置において、上記第１及
び第２の半導体層に比し高いｐ型不純物濃度を有する第
３及び第４の半導体領域が、上記第２の半導体層の表面
側から、少くとも上記第１の半導体層内に達する深さ
に、局部的に、形成されている。Still further, third and fourth semiconductor layers having a higher p-type impurity concentration than the first and second semiconductor layers at both positions sandwiching the second stripe-shaped body in the width direction in the semiconductor laminated body. Is locally formed from the surface side of the second semiconductor layer to a depth reaching at least the inside of the first semiconductor layer.
よって、上記第１及び第２の半導体領域をそれぞれソー
ス領域及びドレイン領域とし、上記半導体積層体の上記
第１の半導体層の上記第１及び第２の半導体領域間の領
域をｎチャンネル形成用層とし、上記第１のストライプ
状体をゲート部としているｎチャンネル電界効果型トラ
ンジスタが構成され、且つ上記第３及び第４の半導体領
域をそれぞれソース領域及びドレイン領域とし、上記半
導体積層体の上記第１の半導体層の上記第３及び第４の
半導体領域間の領域をｐチャンネル形成用層とし、上記
第２のストライプ状体をゲート部としているｐチャンネ
ル電界効果型トランジスタが構成されている。Therefore, the first and second semiconductor regions are used as a source region and a drain region, respectively, and a region between the first and second semiconductor regions of the first semiconductor layer of the semiconductor laminate is an n-channel forming layer. And an n-channel field-effect transistor having the first stripe-shaped body as a gate portion is formed, and the third and fourth semiconductor regions are a source region and a drain region, respectively. A p-channel field effect transistor having a region between the third and fourth semiconductor regions of the first semiconductor layer as a p-channel forming layer and the second stripe-shaped body as a gate portion is configured.
しかしながら、本願第１番目の発明による電界効果型半
導体装置は、上述した構成を有する電界効果型半導体装
置において、半導体積層体の第１の半導体層内に、少な
くとも第１及び第２の半導体領域間の領域において、低
いｐ型不純物濃度を有するｐ型不純物領域がｐ型不純物
の導入によって形成されているか、または第１の半導体
層内に、少なくとも第３及び第４の半導体領域間の領域
において、低いｎ型不純物濃度を有するｎ型不純物領域
がｎ型不純物の導入によって形成され、もしくは第１の
半導体層内に、少なくとも第１及び第２の半導体領域間
の領域において、上記ｐ型不純物領域が形成され且つ第
１の半導体層内に、少なくとも第３及び第４の半導体領
域間の領域において、上記ｎ型不純物領域が形成されて
いる、という構成を有する。However, the field-effect-type semiconductor device according to the first invention of the present application is the field-effect-type semiconductor device having the above-described configuration, in which at least the first and second semiconductor regions are provided in the first semiconductor layer of the semiconductor stacked body. In the region, a p-type impurity region having a low p-type impurity concentration is formed by introducing a p-type impurity, or in the first semiconductor layer, at least in a region between the third and fourth semiconductor regions, An n-type impurity region having a low n-type impurity concentration is formed by introducing an n-type impurity, or the p-type impurity region is formed in the first semiconductor layer at least in a region between the first and second semiconductor regions. A structure in which the n-type impurity region is formed in the first semiconductor layer at least in a region between the third and fourth semiconductor regions. A.
以上が、本願第１番目の発明による電界効果型半導体装
置の構成である。The above is the configuration of the field effect semiconductor device according to the first invention of the present application.
また、本願第２番目の発明による電界効果型半導体装置
は、上述した本願第１番目の発明の発明による電界効果
型半導体装置において、半導体積層体の第１の半導体層
が、ｎ型不純物の導入によって形成された低いｎ型不純
物濃度を有するｎ型不純物導入層またはｐ型不純物の導
入によって形成された低いｐ型不純物濃度を有するｐ型
不純物導入層でなる。Further, the field effect semiconductor device according to the second invention of the present application is the same as the field effect semiconductor device according to the first invention of the present application, wherein the first semiconductor layer of the semiconductor laminate has an n-type impurity introduced therein. An n-type impurity introduction layer having a low n-type impurity concentration formed by or a p-type impurity introduction layer having a low p-type impurity concentration formed by introducing a p-type impurity.
この場合、半導体積層体の第１の半導体層がｐ型不純物
導入層でなる場合、半導体積層体の第１の半導体層の第
１及び第２の半導体領域間のｎチャンネル形成用層とし
ての領域がｐ型になっているので、上述したｐ型不純物
導入領域をｐ型不純物の導入によって形成する必要は必
ずしもない。また、半導体積層体の第１の半導体層がｎ
型不純物導入層でなる場合、半導体積層体の第１の半導
体層の第３及び第４の半導体領域間のｐチャンネル形成
用層としての領域がｎ型になっているので、上述したｎ
型不純物導入領域をｎ型不純物の導入によって形成する
必要は必ずしもない。In this case, when the first semiconductor layer of the semiconductor laminate is a p-type impurity introduction layer, a region serving as an n-channel forming layer between the first and second semiconductor regions of the first semiconductor layer of the semiconductor laminate. Is p-type, it is not always necessary to form the above-mentioned p-type impurity introduction region by introducing p-type impurities. In addition, the first semiconductor layer of the semiconductor stacked body is n
In the case of the n-type impurity introduction layer, since the region serving as the p-channel forming layer between the third and fourth semiconductor regions of the first semiconductor layer of the semiconductor laminate is n-type,
It is not always necessary to form the type impurity introduction region by introducing an n type impurity.
以上が、本願第２番目の発明による電界効果型半導体装
置の構成である。The above is the configuration of the field effect semiconductor device according to the second invention of the present application.
さらに、本願第３番目の発明による電界効果型半導体装
置は、上述した本願第１番目の発明による電界効果型半
導体装置において、半導体積層体が、第６図で上述した
従来の電界効果型半導体装置の場合と同様に、第２の半
導体層上に形成され、且つ第１の半導体層の半導体と同
じ電子親和力を有する第３の半導体でなり、且つ十分低
い不純物濃度を有する第３の半導体層を有していること
を除いて、本願第１番目の発明による電界効果型半導体
装置と同様の構成を有する。Further, the field effect semiconductor device according to the third invention of the present application is the same as the field effect semiconductor device according to the first invention of the present application, in which the semiconductor laminate has the conventional field effect semiconductor device described above with reference to FIG. And a third semiconductor layer formed on the second semiconductor layer and having the same electron affinity as the semiconductor of the first semiconductor layer and having a sufficiently low impurity concentration. Except having it, it has the same configuration as the field effect semiconductor device according to the first invention of the present application.
以上が、本願第３番目の発明による電界効果型半導体装
置の構成である。The above is the configuration of the field effect semiconductor device according to the third invention of the present application.
また、本願第４番目の発明による電界効果型半導体装置
は、本願第１番目の発明による電界効果型半導体装置に
おいて、半導体積層体の第１の半導体層が、本願第２番
目の発明による電界効果型半導体装置の場合と同様にｎ
型不純物の導入によって形成された低いｎ型不純物濃度
を有するｎ型不純物導入層またはｐ型不純物の導入によ
って形成された低いｐ型不純物濃度を有するｐ型不純物
導入層でなること、及び半導体積層体が、本願第３番目
の発明による電界効果型半導体装置の場合と同様に、第
２の半導体層上に形成され、且つ第１の半導体層の第１
の半導体と同じ電子親和力を有する第３の半導体でなり
且つ十分低い不純物濃度を有する第３の半導体層を有し
ていることを除いて、本願第１番目の発明による電界効
果型半導体装置と同様の構成を有する。The field effect semiconductor device according to the fourth invention of the present application is the field effect semiconductor device according to the first invention of the present application, wherein the first semiconductor layer of the semiconductor laminate has the field effect according to the second invention of the present application. N as in the case of the semiconductor device
An n-type impurity introduction layer having a low n-type impurity concentration formed by introducing a p-type impurity or a p-type impurity introduction layer having a low p-type impurity concentration formed by introducing a p-type impurity, and a semiconductor laminate As in the case of the field-effect-type semiconductor device according to the third invention of the present application, the first semiconductor layer formed on the second semiconductor layer and formed on the second semiconductor layer.
The same as the field effect semiconductor device according to the first invention of the present application, except that the third semiconductor layer has the same electron affinity as that of the first semiconductor and has a sufficiently low impurity concentration. It has the configuration of.
以上が、本願第４番目の発明による電界効果型半導体装
置の構成である。The above is the configuration of the field effect semiconductor device according to the fourth invention of the present application.
［作用・効果］ 上述した本願第１番目の発明による電界効果型半導体装
置の場合、第５図で上述した従来の電界効果型半導体装
置の場合と同様に、半絶縁性半導体基板上に、第１及び
第２の半導体層を有する半導体積層体が形成され、その
半導体積層体上にｎチャンネル電界効果型トランジスタ
のゲート部としてのストライプ状体が形成され、また、
半導体積層体内にｎチャンネル電界効果型トランジスタ
のソース領域及びドレイン領域としての第１及び第２の
半導体領域が形成され、さらに半導体積層体上にｐチャ
ンネル電界効果型トランジスタのゲート部としての第２
のストライプ状体が形成され、また半導体積層体内にｐ
チャンネル電界効果型トランジスタのソース領域及びド
レイン領域としての第３及び第４図の半導体領域が形成
され、そして、半導体積層体の第１の半導体層内に、少
なくともｎチャンネル電界効果型トランジスタのソース
領域及びドレイン領域としての第１及び第２の半導体領
域間の領域において、すなわち少なくともｎチャンネル
形成用層において、低いｐ型不純物濃度を有するｐ型不
純物導入領域が形成されているか、または半導体積層体
の第１の半導体層内に、少なくともソース領域及びドレ
イン領域間の領域において、すなわち少なくともｐチャ
ンネル形成用層において、低いｎ型不純物濃度を有する
ｎ型不純物領域が形成され、もしくは少なくともｎチャ
ンネル形成用層及びｐチャンネル形成用層にそれぞれｐ
型不純物導入領域及びｎ型不純物導入領域が形成されて
いる構成を有するので、詳細説明は省略するが、第５図
で上述した従来の電界効果型半導体装置の場合と同様の
機能が得られる。[Operation / Effect] In the case of the field effect semiconductor device according to the first invention of the present application described above, as in the case of the conventional field effect semiconductor device described above in FIG. A semiconductor laminated body having a first semiconductor layer and a second semiconductor layer is formed, and a stripe-shaped body as a gate portion of an n-channel field effect transistor is formed on the semiconductor laminated body.
First and second semiconductor regions serving as a source region and a drain region of the n-channel field effect transistor are formed in the semiconductor laminate, and a second gate region of the p-channel field effect transistor is formed on the semiconductor laminate.
Stripes are formed, and p is formed in the semiconductor laminated body.
The semiconductor regions of FIGS. 3 and 4 are formed as the source region and the drain region of the channel field effect transistor, and at least the source region of the n channel field effect transistor is formed in the first semiconductor layer of the semiconductor stack. And a region between the first and second semiconductor regions as the drain region, that is, at least in the n-channel forming layer, a p-type impurity introduction region having a low p-type impurity concentration is formed, or In the first semiconductor layer, an n-type impurity region having a low n-type impurity concentration is formed in at least a region between the source region and the drain region, that is, at least in the p-channel forming layer, or at least an n-channel forming layer. And p in the p-channel forming layer respectively
Since a type impurity introduction region and an n-type impurity introduction region are formed, detailed description thereof will be omitted, but the same function as that of the conventional field effect semiconductor device described above with reference to FIG. 5 can be obtained.
しかしながら、本願第１番目の発明による電界効果型半
導体装置によれば、半導体積層体の第１の半導体層内
に、少なくともｎチャンネル電界効果型トランジスタの
ソース領域及びドレイン領域としての第１及び第２の半
導体領域間の領域において、すなわち少なくともｎチャ
ンネル形成用層において、ｐ型不純物導入領域が形成さ
れている場合、半導体積層体の第１の半導体層がｎ型に
形成されていても、ｎチャンネル電界効果型トランジス
タにおいて、そのソース領域としての第１の半導体領域
と、ドレイン領域としての第２の半導体領域との間に、
第１の半導体領域と、ゲート部としての第１のストライ
プ状体との間に印加する制御電圧によって制御されない
漏れ電流が実質的に流れない。However, according to the field-effect semiconductor device of the first invention of the present application, at least the first and second source and drain regions of the n-channel field-effect transistor are provided in the first semiconductor layer of the semiconductor laminate. In the region between the semiconductor regions, that is, in at least the n-channel forming layer, the p-type impurity introduction region is formed, the n-channel is formed even if the first semiconductor layer of the semiconductor laminated body is formed to be the n-type. In the field effect transistor, between the first semiconductor region as the source region and the second semiconductor region as the drain region,
Leakage current not controlled by the control voltage applied between the first semiconductor region and the first stripe-shaped body as the gate portion does not substantially flow.
また、半導体積層体の第１の半導体層内に、少なくとも
ｐチャンネル電界効果型トランジスタのソース領域及び
ドレイン領域としての第１及び第２の半導体領域間の領
域において、すなわち少なくともｐチャンネル形成用層
において、ｎ型不純物導入領域が形成されている場合、
積層体の第１の半導体層がｐ型に形成されていても、ｐ
チャンネル電界効果型トランジスタにおいて、そのソー
ス領域としての第３の半導体領域と、ドレイン領域とし
ての第４の半導体領域との間に、第３の半導体領域と、
ゲート部としての第２のストライプ状体との間に印加す
る制御電圧によって制御されない漏れ電流が実質的に流
れない。Further, in the first semiconductor layer of the semiconductor laminated body, at least in the region between the first and second semiconductor regions as the source region and the drain region of the p-channel field effect transistor, that is, in at least the p-channel forming layer. , When an n-type impurity introduction region is formed,
Even if the first semiconductor layer of the stacked body is formed to be p-type, p
In the channel field effect transistor, a third semiconductor region is provided between a third semiconductor region as a source region and a fourth semiconductor region as a drain region,
A leakage current that is not controlled by the control voltage applied between the second stripe-shaped body as the gate portion and the second stripe-shaped body does not substantially flow.
さらに、半導体積層体の第１の半導体層内に、少なくと
もｎチャンネル電界効果型トランジスタのソース領域及
びドレイン領域としての第１及び第２の半導体領域間の
領域において、すなわち少なくともｎチャンネル形成用
層において、ｐ型不純物導入領域が形成され、且つ少な
くともｐチャンネル電界効果型トランジスタのソース領
域及びドレイン領域としての第３及び第４の半導体領域
間の領域において、すなわち少なくともｐチャンネル形
成用層において、ｎ型不純物導入領域が形成されている
場合、半導体積層体の第１の半導体層がｐ型またはｎ型
のいずれに形成されていても、ｎチャンネル電界効果型
トランジスタ及びｐチャンネル電界効果型トランジスタ
の双方において、上述した漏れ電流が流れない。Further, in the first semiconductor layer of the semiconductor laminated body, at least in the region between the first and second semiconductor regions as the source region and the drain region of the n-channel field effect transistor, that is, in at least the n-channel forming layer. A p-type impurity introduction region is formed, and at least in a region between the third and fourth semiconductor regions serving as the source region and the drain region of the p-channel field effect transistor, that is, at least in the p-channel forming layer, In the case where the impurity introduction region is formed, in both the n-channel field effect transistor and the p-channel field effect transistor, regardless of whether the first semiconductor layer of the semiconductor laminated body is formed of p-type or n-type. The leakage current described above does not flow.
また、上述した本願第２番目の発明による電界効果型半
導体装置によれば、それが本願第１番目の発明による電
界効果型半導体装置において、半導体積層体の第１の半
導体層が、ｎ型またはｐ型不純物の導入によって形成さ
れたｎ型不純物導入層またはｐ型不純物導入層でなるこ
とを除いて、本願第１番目の発明による電界効果型半導
体装置と同様の構成を有するので、詳細説明は省略する
が、本願第１番目の発明による電界効果型半導体装置の
場合と同様の機能が得られる。Further, according to the field effect semiconductor device according to the second invention of the present application, which is the field effect semiconductor device according to the first invention of the present application, the first semiconductor layer of the semiconductor laminated body is n-type or The field effect semiconductor device has the same structure as the field effect semiconductor device according to the first invention of the present application except that it is an n-type impurity introduced layer or a p-type impurity introduced layer formed by introducing a p-type impurity. Although omitted, the same function as that of the field effect semiconductor device according to the first invention of the present application can be obtained.
しかしながら、本願第２番目の発明による電界効果型半
導体装置の場合、半導体積層体の第１の半導体層が予定
のｎ型またはｐ型になっていることから、少なくともｎ
チャンネル電界効果型トランジスタの上述したｎチャン
ネル形成用層において、上述したｐ型不純物導入領域を
予定のｐ型不純物濃度で確実に形成することができ、ま
たは少なくともｐチャンネル電界効果型トランジスタの
ｐチャンネル形成用層において、上述したｎ型不純物導
入領域を予定のｎ型不純物濃度で確実に形成することが
でき、もしくは少なくともｎチャンネル電界効果型トラ
ンジスタのｎチャンネル形成用層及び少なくともｐチャ
ンネル電界効果型トランジスタのｐチャンネル形成用層
において、上述したｐ型不純物導入領域及びｎ型不純物
導入領域を予定のｐ型不純物濃度及びｎ型不純物濃度で
それぞれ確実に形成することができる。However, in the case of the field-effect semiconductor device according to the second invention of the present application, at least n because the first semiconductor layer of the semiconductor laminated body is the planned n-type or p-type.
In the above-mentioned n-channel forming layer of the channel field-effect transistor, the above-mentioned p-type impurity introduction region can be reliably formed with a predetermined p-type impurity concentration, or at least the p-channel formation of the p-channel field effect transistor is possible. In the working layer, the above-mentioned n-type impurity introduction region can be reliably formed with a predetermined n-type impurity concentration, or at least the n-channel forming layer of the n-channel field effect transistor and at least the p-channel field effect transistor. In the p-channel formation layer, the p-type impurity introduction region and the n-type impurity introduction region described above can be reliably formed with the p-type impurity concentration and the n-type impurity concentration, respectively.
このため、ｎチャンネル電界効果型トランジスタ及びｐ
チャンネル電界効果型トランジスタを、予定の閾値電圧
を有するものとして容易に製造することができる。Therefore, the n-channel field effect transistor and p
The channel field effect transistor can be easily manufactured as having a predetermined threshold voltage.
さらに、本願第３番目の発明による電界効果型半導体装
置によれば、それが、本願第１番目の発明による電界効
果型半導体装置において、半導体積層体が第５図で上述
した従来の電界効果型半導体装置の場合と同様に第３の
半導体層を有することを除いて、本願第１番目の発明に
よる電界効果型半導体装置と同様の構成を有するので、
詳細説明は省略するが、本願第１番目の発明による電界
効果型半導体装置の場合と同様の作用効果を以て同様の
機能が得られる。Further, according to the field effect semiconductor device according to the third invention of the present application, it is the field effect semiconductor device according to the first invention of the present application, in which the semiconductor laminated body has the conventional field effect semiconductor device described above with reference to FIG. Since it has the same configuration as the field effect semiconductor device according to the first invention of the present application, except that it has the third semiconductor layer as in the case of the semiconductor device,
Although detailed description is omitted, the same function and effect as those of the field effect semiconductor device according to the first invention of the present application can be obtained.
また、本願第４番目の発明による電界効果型半導体装置
によれば、それが、本願第１番目の発明による電界効果
型半導体装置において、半導体積層体が本願第３番目の
発明の場合と同様に第３の半導体層を有し、また、半導
体積層体の第１の半導体層が、本願第２番目の発明の場
合と同様にｎ型不純物導入層またはｐ型不純物導入層で
なることを除いて、本願第１番目の発明による電界効果
型半導体装置と同様の構成を有するので、詳細説明は省
略するが、本願第３番目の発明による電界効果型半導体
装置の場合と同様の作用効果を以て同様の機能が得れ
る。Further, according to the field effect semiconductor device of the fourth invention of the present application, it is the same as in the case of the third invention of the present application in the field effect semiconductor device of the first invention of the present application. Except that it has a third semiconductor layer, and the first semiconductor layer of the semiconductor laminate is an n-type impurity introduction layer or a p-type impurity introduction layer as in the case of the second invention of the present application. Since it has the same configuration as the field effect semiconductor device according to the first invention of the present application, detailed description thereof will be omitted, but the same effect as the case of the field effect semiconductor device according to the third invention of the present application is provided. Function can be obtained.
［実施例１］ 次に、第１図を伴なって本願第１番目の発明による電界
効果型半導体装置の実施例を述べよう。[Embodiment 1] Next, an embodiment of the field effect semiconductor device according to the first invention of the present application will be described with reference to FIG.
第１図において、第５図との対応部分には同一符号を付
して詳細説明を省略する。In FIG. 1, parts corresponding to those in FIG. 5 are designated by the same reference numerals, and detailed description thereof will be omitted.
第１図に示す本願第１番目の発明による電界効果型半導
体装置は、第５図で上述した従来の電界効果型半導体装
置において、半導体積層体20の第１の半導体層21内に、
少なくとも第１及び第２の半導体領域41及び42間の領域
において、低いｐ型不純物濃度を有するｐ型不純物導入
領域71がｐ型不純物の導入によって形成され、また、半
導体積層体20の第１の半導体層21内に、少なくとも第３
及び第４の半導体領域間の領域において、低いｎ型不純
物濃度を有するｎ型不純物導入領域72がｎ型不純物の導
入によって形成されていることを除いて、第５図で上述
した従来の電界効果型半導体装置と同様の構成を有す
る。The field effect semiconductor device according to the first invention of the present application shown in FIG. 1 is the same as the conventional field effect semiconductor device described above with reference to FIG. 5, in the first semiconductor layer 21 of the semiconductor laminate 20.
At least in the region between the first and second semiconductor regions 41 and 42, the p-type impurity introduction region 71 having a low p-type impurity concentration is formed by the introduction of the p-type impurity, and the first of the semiconductor stacked body 20 is formed. In the semiconductor layer 21, at least a third
In the region between the fourth semiconductor region and the fourth semiconductor region, the conventional field effect described above with reference to FIG. 5 is formed except that the n-type impurity introduction region 72 having a low n-type impurity concentration is formed by introducing the n-type impurity. Type semiconductor device has the same configuration.
この場合、ｐ型不純物導入領域71は、半導体積層体20内
に第１及び第２の半導体領域41及び42を形成したり、半
導体積層体20上に第１のストライプ状体31、及び第１及
び第２の電極51及び52を形成したりする前において、図
示のように、半導体積層体20の第１及び第２の半導体領
域41及び42が形成される領域を含めた領域へのマスクを
用いたｐ型不純物のイオン打込によって形成することが
できる。In this case, the p-type impurity introduction region 71 forms the first and second semiconductor regions 41 and 42 in the semiconductor stacked body 20, or the first stripe-shaped body 31 and the first striped body 31 on the semiconductor stacked body 20. And before forming the second electrodes 51 and 52, as shown in the figure, a mask is applied to the region including the regions where the first and second semiconductor regions 41 and 42 of the semiconductor stacked body 20 are formed. It can be formed by ion implantation of the p-type impurity used.
またｎ型不純物導入領域72は、半導体積層体20内に第３
及び第４の半導体領域43及び44を形成したり、半導体積
層体20上に第２のストライプ状体32、及び第４及び第５
の電極54及び55を形成したりする前において、図示のよ
うに、半導体積層体20の第３及び第４の半導体領域43及
び44が形成される領域を含めた領域へのマスクを用いた
ｎ型不純物のイオン打込によって形成することができ
る。In addition, the n-type impurity introduction region 72 has a third
And the fourth semiconductor regions 43 and 44, or the second stripe-shaped body 32, and the fourth and fifth semiconductor bodies 20 on the semiconductor laminated body 20.
Before the formation of the electrodes 54 and 55 of n, a mask is used for the region including the regions where the third and fourth semiconductor regions 43 and 44 of the semiconductor stacked body 20 are formed as shown in FIG. It can be formed by ion implantation of mold impurities.
以上が、本願第１番目の発明による電界効果型半導体装
置の実施例の構成である。The above is the configuration of the embodiment of the field effect semiconductor device according to the first invention of the present application.
このような構成を有する本願第１番目の発明による電界
効果型半導体装置の実施例によれば、それが、上述した
事項を除いて、第５図で上述した従来の電界効果型半導
体装置の場合と同様の構成を有するので、詳細説明は省
略するが、［作用・効果］の欄で上述した優れた作用効
果を以て、第５図で上述した従来の電界効果型半導体装
置の場合と同様の機能が得られる。According to the embodiment of the field effect semiconductor device according to the first invention of the present application having such a structure, in the case of the conventional field effect semiconductor device described above with reference to FIG. 5, except for the matters described above. Although the detailed description thereof is omitted, the same function and effect as those of the conventional field effect semiconductor device described above with reference to FIG. Is obtained.
［実施例２］ 次に、第２図を伴なって本願第２番目の発明による電界
効果型半導体装置の実施例を述べよう。[Embodiment 2] Next, an embodiment of the field effect semiconductor device according to the second invention of the present application will be described with reference to FIG.
第２図において、第１図との対応部分には同一符号を付
し、詳細説明を省略する。2, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
第２図に示す本願第２番目の発明による電界効果型半導
体装置は、第１図で上述した本願第１番目の発明による
電界効果型半導体装置において、半導体積層体20の第１
の半導体層21が、ｎ型不純物の意図的な導入によって形
成された低いｎ型不純物濃度を有するｎ型不純物導入
層、またはｐ型不純物の意図的な導入によって形成され
た低いｐ型不純物濃度を有するｐ型不純物導入層でなる
ことを除いて、第１図で上述した本願第１番目の発明に
よる電界効果型半導体装置の実施例と同様の構成を有す
る。The field effect semiconductor device according to the second invention of the present application shown in FIG. 2 corresponds to the field effect semiconductor device according to the first invention of the present application described above with reference to FIG.
Of the semiconductor layer 21 of the n-type impurity introduction layer having a low n-type impurity concentration formed by intentional introduction of an n-type impurity, or a low p-type impurity concentration formed by intentional introduction of a p-type impurity. The structure is the same as that of the embodiment of the field effect semiconductor device according to the first invention of the present application described above with reference to FIG. 1 except that the p-type impurity introduction layer is provided.
以上が、本願第２番目の発明による電界効果型半導体装
置の実施例の構成である。The above is the configuration of the embodiment of the field effect semiconductor device according to the second invention of the present application.
このような構成を有する本願第２番目の発明による電界
効果型半導体装置によれば、それが上述した事項を除い
て、第１図で上述した本願第１番目の発明による電界効
果型半導体装置と同様の構成を有するので、詳細説明は
省略するが、［作用・効果］の欄で上述した勝れた作用
効果を以て、本願第１番目の発明による電界効果型半導
体装置と同様の機能が得られる。According to the field effect semiconductor device according to the second invention of the present application having such a configuration, the field effect semiconductor device according to the first invention of the present application described above with reference to FIG. 1 is provided except for the matters described above. Although the detailed description is omitted because it has the same configuration, the same function as that of the field effect semiconductor device according to the first invention of the present application can be obtained with the superior function and effect described in the section [Action and effect]. .
［実施例３］ 次に、第３図を伴なって本願第３番目の発明による電界
効果型半導体装置の実施例を述べよう。[Embodiment 3] Next, an embodiment of the field effect semiconductor device according to the third invention of the present application will be described with reference to FIG.
第３図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。In FIG. 3, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
第３図に示す本願第３番目の発明による電界効果型半導
体装置は、第１図で上述した本願第１番目の発明による
電界効果型半導体装置において、半導体積層体20が、第
６図で上述した従来の電界効果型半導体装置の場合と同
様にその第２の半導体層22上に形成され、且つ第１の半
導体層21と同じ電子親和力を有する第３の半導体でな
り、且つ第１の半導体層21と同様に十分低い不純物濃度
を有する第３の半導体層を有することを除いて、第１図
で上述した本発明による電界効果型半導体装置と同様の
構成を有する。The field effect semiconductor device according to the third invention of the present application shown in FIG. 3 is the same as the field effect semiconductor device according to the first invention of the present application described above with reference to FIG. As in the case of the conventional field effect type semiconductor device described above, the first semiconductor is a third semiconductor formed on the second semiconductor layer 22 and having the same electron affinity as the first semiconductor layer 21. It has the same structure as the field effect semiconductor device according to the present invention described above with reference to FIG. 1 except that it has a third semiconductor layer having a sufficiently low impurity concentration like the layer 21.
以上が、本願第３番目の発明による電界効果型半導体装
置の実施例である。The above is the embodiment of the field effect semiconductor device according to the third invention of the present application.
このような構成を有する本願第３番目の発明による電界
効果型半導体装置の実施例によれば、それが、上述した
事項を除いて、本願第１番目の発明による電界効果型半
導体装置と同様の構成を有するので、詳細説明は省略す
るが、本願第１番目の発明による電界効果型半導体装置
と同様の作用効果が得られる。According to the embodiment of the field effect semiconductor device according to the third invention of the present application having such a configuration, it is the same as the field effect semiconductor device according to the first invention of the present application except for the matters described above. Although the detailed description is omitted because it has a configuration, the same operational effect as the field effect semiconductor device according to the first invention of the present application can be obtained.
［実施例４］ 次に、第４図を伴なって本願第４番目の発明による電界
効果型半導体装置の実施例を述べよう。[Embodiment 4] Next, an embodiment of the field effect semiconductor device according to the fourth invention of the present application will be described with reference to FIG.
第４図において、第１図との対応部分には同一符号を付
し、詳細説明を省略する。4, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
第４図に示す本願第４番目の発明による電界効果型半導
体装置は、第１図で上述した本願第１番目の発明による
電界効果型半導体装置において、半導体積層体20の第１
の半導体層21が、本願第２番目の発明による電界効果型
半導体装置の場合と同様のｎ型不純物導入層またはｐ型
不純物導入層でなり、また、半導体積層体20が、本願第
３番目の発明による電界効果型半導体装置の場合と同様
の第３の半導体層23を有することを除いて、本願第１番
目の発明による電界効果型半導体装置と同様の構成を有
する。A field effect semiconductor device according to a fourth invention of the present application shown in FIG. 4 is a field effect semiconductor device according to the first invention of the present application described above with reference to FIG.
The semiconductor layer 21 is an n-type impurity introduction layer or a p-type impurity introduction layer similar to the case of the field effect semiconductor device according to the second invention of the present application, and the semiconductor laminate 20 is the third layer of the present application. It has the same configuration as the field effect semiconductor device according to the first invention of the present application, except that the third semiconductor layer 23 similar to the case of the field effect semiconductor device according to the invention is provided.
以上が、本願第４番目の発明による電界効果型半導体装
置の実施例の構成である。The above is the configuration of the embodiment of the field effect semiconductor device according to the fourth invention of the present application.
このような構成を有する本願第４番目の発明による電界
効果型半導体装置によれば、それが、上述した事項を除
いて、本願第１番目の発明による電界効果型半導体装置
と同様の構成を有するので、詳細説明は省略するが、本
願第２番目の発明による電界効果型半導体装置の場合と
同様の作用効果が得られる。According to the field-effect semiconductor device according to the fourth invention of the present application having such a configuration, it has the same configuration as the field-effect semiconductor device according to the first invention of the present application, except for the matters described above. Therefore, although detailed description is omitted, the same operational effect as in the case of the field effect semiconductor device according to the second invention of the present application can be obtained.
なお、上述においては、本願第１、第２、第３及び第４
番目の発明による電界効果型半導体装置のそれぞれにつ
いて、１つの実施例を示したに留まり、例えば、第１
図、第２図、第３図及び第４図で上述した本願第１、第
２、第３及び第４番目の発明による電界効果型半導体装
置の実施例において、その第１のストライプ状体31を、
第４の半導体層24と、その第４の半導体層24上にオーミ
ックに付された金属でなる第３の電極とを有する構成と
することもでき、また、第２のストライプ状体32を、前
述した第５の半導体層26と、その第５の半導体層上にオ
ーミックに付された金属でなる第６の電極とを有する構
成とすることもできる。In the above description, the first, second, third and fourth aspects of the present application.
For each of the field effect type semiconductor devices according to the thirteenth invention, only one embodiment is shown and, for example,
In the embodiments of the field effect semiconductor device according to the first, second, third and fourth inventions of the present application described above with reference to FIGS. 2, 2, 3 and 4, the first stripe-shaped body 31 To
The fourth semiconductor layer 24 and a third electrode made of an ohmic metal on the fourth semiconductor layer 24 may be provided, and the second stripe-shaped body 32 may be formed as follows. It is also possible to adopt a configuration having the above-mentioned fifth semiconductor layer 26 and the sixth electrode made of an ohmic metal on the fifth semiconductor layer.
また、第１図及び第３図で上述した本願第１番目の発明
及び本願第３番目の発明による電界効果型半導体装置の
実施例において、半導体積層体20の第１の半導体層21が
ｐ型を有して形成されている場合、ｐ型不純物導入領域
71を省略した構成とし、また、半導体積層体20の第１の
半導体層21がｎ型を有して形成されている場合、ｎ型不
純物導入領域72を省略した構成とすることもできる。In the embodiments of the field effect semiconductor device according to the first invention of the present application and the third invention of the present application described above with reference to FIGS. 1 and 3, the first semiconductor layer 21 of the semiconductor stacked body 20 is a p-type semiconductor device. P-type impurity introduction region when formed with
71 may be omitted, or if the first semiconductor layer 21 of the semiconductor stacked body 20 is formed to have n-type, the n-type impurity introduction region 72 may be omitted.
さらに、第２図及び第４図で上述した本願第２番目の発
明及び本願第４番目の発明による電界効果型半導体装置
の実施例において、半導体積層体20の第１の半導体層21
がｐ型不純物導入層でなる場合、ｐ型不純物導入領域71
を省略した構成とし、また、第１の半導体層21がｎ型不
純物導入層でなる場合、ｎ型不純物導入領域72を省略し
た構成とすることもできる。Further, in the embodiments of the field effect semiconductor device according to the second invention of the present application and the fourth invention of the present application described above with reference to FIGS. 2 and 4, the first semiconductor layer 21 of the semiconductor stacked body 20 is used.
Is a p-type impurity introduced layer, the p-type impurity introduced region 71
Can be omitted, or when the first semiconductor layer 21 is an n-type impurity introduction layer, the n-type impurity introduction region 72 can be omitted.
また、ｐ型不純物導入領域71は、第１の半導体層21内
に、第１及び第２の半導体領域41及び42間の領域のみに
おいて、その全域に亘って、または第２の半導体層22側
のみに局部的に、もしくは第１及び第２の半導体領域41
及び42を結ぶ方向の一部のみに局部的に延長しているも
のとして形成することもでき、同様に、ｎ型不純物導入
領域72も、第１の半導体層21内に、第３及び第４の半導
体領域43及び44間の領域のみにおいて、その全域に亘っ
て、または第２の半導体層22側のみに局部的にもしくは
第３及び第４の半導体領域43及び44を結ぶ方向の一部の
みに局部的に延長しているものとして形成することもで
きる。Further, the p-type impurity introduction region 71 is provided in the first semiconductor layer 21 only in the region between the first and second semiconductor regions 41 and 42, over the entire region thereof or on the second semiconductor layer 22 side. Locally or only in the first and second semiconductor regions 41
, 42 may be formed so as to be locally extended only in a part of the direction connecting the lines 42 and 42. Similarly, the n-type impurity introduction region 72 is also formed in the first semiconductor layer 21 in the third and fourth regions. Only in the region between the semiconductor regions 43 and 44, or over the entire region thereof, or locally only on the second semiconductor layer 22 side or in a part of the direction connecting the third and fourth semiconductor regions 43 and 44. It can also be formed as a local extension.
その他、本発明の精神を脱することなしに、種々の変
型、変更をなし得るであろう。Besides, various modifications and changes may be made without departing from the spirit of the present invention.
第１図は、本願第１番目の発明による電界効果型半導体
装置の実施例を示す略線的断面図である。 第２図は、本願第２番目の発明による電界効果型半導体
装置の実施例を示す略線的断面図である。 第３図は、本願第３番目の発明による電界効果型半導体
装置の実施例を示す略線的断面図である。 第４図は、本願第４番目の発明による電界効果型半導体
装置の実施例を示す略線的断面図である。 第５図及び第６図は、それぞれ従来の電界効果型半導体
装置を示す略線的断面図である。 U1……ｎチャンネル電界効果型トランジスタ U2……ｐチャンネル電界効果型トランジスタ 10……半絶縁性半導体基板 20……半導体積層体 21……第１の半導体層 22……第２の半導体層 23……第３の半導体層 24……第４の半導体層 41……第１の半導体領域 42……第２の半導体領域 43……第３の半導体領域 44……第４の半導体領域 51……第１の電極 52……第２の電極 54……第４の電極 55……第５の電極 56……第６の電極 61……ｎチャンネル層 62……ｐチャンネル層 71……ｐ型不純物導入領域 72……ｎ型不純物導入領域FIG. 1 is a schematic cross-sectional view showing an embodiment of a field effect semiconductor device according to the first invention of the present application. FIG. 2 is a schematic sectional view showing an embodiment of the field effect semiconductor device according to the second invention of the present application. FIG. 3 is a schematic sectional view showing an embodiment of the field effect semiconductor device according to the third invention of the present application. FIG. 4 is a schematic sectional view showing an embodiment of a field effect semiconductor device according to the fourth invention of the present application. 5 and 6 are schematic cross-sectional views showing a conventional field effect semiconductor device, respectively. U1 ... n-channel field effect transistor U2 ... p-channel field effect transistor 10 ... semi-insulating semiconductor substrate 20 ... semiconductor laminate 21 ... first semiconductor layer 22 ... second semiconductor layer 23 ... ...... Third semiconductor layer 24 ...... Fourth semiconductor layer 41 ...... First semiconductor region 42 ...... Second semiconductor region 43 ...... Third semiconductor region 44 ...... Fourth semiconductor region 51 ...... 1st electrode 52 ...... 2nd electrode 54 ...... 4th electrode 55 ...... 5th electrode 56 ...... 6th electrode 61 ...... n-channel layer 62 ...... p-channel layer 71 ...... p-type impurity introduction Region 72: n-type impurity introduction region
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 邦博 神奈川県厚木市森の里若宮３番１号 日本 電信電話株式会社厚木電気通信研究所内 (72)発明者 平野 真 神奈川県厚木市森の里若宮３番１号 日本 電信電話株式会社厚木電気通信研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Kunihiro Arai, 3-1, Morinosato Wakamiya, Atsugi City, Kanagawa Prefecture, Nippon Telegraph and Telephone Corporation Atsugi Telecommunications Research Laboratories (72) Inventor, Makoto Hirano, 3-1, Wakamiya Morinosato, Atsugi City, Kanagawa Japan Telegraph and Telephone Corporation Atsugi Electro-Communication Research Laboratory
Claims (4)
なり、且つ十分低い不純物濃度を有する第１の半導体層
と、該第１の半導体層上に形成され、且つ上記第１の半
導体に比し小さな電子親和力を有し且つ上記第１の半導
体に比し大なる電子親和力とバンドギャップとの和を有
する第２の半導体でなり、且つ十分低い不純物濃度を有
する第２の半導体層とを有する半導体積層体が形成さ
れ、 上記半導体積層体上に、上記第１の半導体層の第１の半
導体と同じまたは上記第１の半導体に比し大なる電子親
和力を有する第４の半導体でなり、且つ上記第１及び第
２の半導体層に比し高いｎ型不純物濃度を有する第４の
半導体層を有する第１のストライプ状体が、局部的に、
形成され、 上記半導体積層体内に、上記第１のストライプ状体を幅
方向に挟んだ両位置において、上記第１及び第２の半導
体層に比し高いｎ型不純物濃度を有する第１及び第２の
半導体領域が、上記第２の半導体層の表面側から、少く
とも上記第１の半導体層内に達する深さに、局部的に、
形成され、 上記半導体積層体上に、上記第１の半導体層の第１の半
導体と同じまたは上記第１の半導体に比し大なる電子親
和力を有する第５の半導体でなり且つ上記第１及び第２
の半導体層に比し高いｐ型不純物濃度を有する第５の半
導体層、または金属でなる第６の電極を有する第２のス
トライプ状体が、局部的に、形成され、 上記半導体積層体内に、上記第２のストライプ状体を幅
方向に挟んだ両位置において、上記第１及び第２の半導
体層に比し高いｐ型不純物濃度を有する第３及び第４の
半導体領域が、上記第２の半導体層の表面側から、少く
とも上記第１の半導体層内に達する深さに、局部的に、
形成され、 よって、上記第１及び第２の半導体領域をそれぞれソー
ス領域及びドレイン領域とし、上記半導体積層体の上記
第１の半導体層の上記第１及び第２の半導体領域間の領
域をｎチャンネル形成用層とし、上記第１のストライプ
状体をゲート部としているｎチャンネル電界効果型トラ
ンジスタが構成され、且つ上記第３及び第４の半導体領
域をそれぞれソース領域及びドレイン領域とし、上記半
導体積層体の上記第１の半導体層の上記第３及び第４の
半導体領域間の領域をｐチャンネル形成用層とし、上記
第２のストライプ状体をゲート部としているｐチャンネ
ル電界効果型トランジスタが構成されている電界効果型
半導体装置において、 上記半導体積層体の第１の半導体層内に、少なくとも上
記第１及び第２の半導体領域間の領域において、低いｐ
型不純物濃度を有するｐ型不純物導入領域がｐ型不純物
の導入によって形成されているか、または上記第１の半
導体層内に、少なくとも上記第３及び第４の半導体領域
間の領域において、低いｎ型不純物濃度を有するｎ型不
純物導入領域がｎ型不純物の導入によって形成され、も
しくは上記第１の半導体層内に、少なくとも上記第１及
び第２の半導体領域間の領域において、上記ｐ型不純物
導入領域が形成され且つ上記第１の半導体層内に、少な
くとも上記第３及び第４の半導体領域間の領域におい
て、ｎ型不純物導入領域が形成されていることを特徴と
する電界効果型半導体装置。1. A first semiconductor layer made of a first semiconductor and having a sufficiently low impurity concentration on a semi-insulating semiconductor substrate; and a first semiconductor layer formed on the first semiconductor layer, wherein the first semiconductor layer is formed on the first semiconductor layer. A second semiconductor layer which is a second semiconductor having a smaller electron affinity than a semiconductor and a larger sum of electron affinity and band gap than the first semiconductor and having a sufficiently low impurity concentration. And a fourth semiconductor which has the same electron affinity as the first semiconductor of the first semiconductor layer or which has a larger electron affinity than the first semiconductor on the semiconductor laminate. And a first stripe-shaped body having a fourth semiconductor layer having a higher n-type impurity concentration than the first and second semiconductor layers is locally
First and second n-type impurity concentrations that are formed in the semiconductor laminated body and have a higher n-type impurity concentration than the first and second semiconductor layers at both positions sandwiching the first stripe-shaped body in the width direction. From the surface side of the second semiconductor layer to at least the depth reaching the inside of the first semiconductor layer, locally,
A fifth semiconductor that is formed on the semiconductor laminated body and has the same electron affinity as the first semiconductor of the first semiconductor layer or has a larger electron affinity than the first semiconductor and includes the first and the second semiconductors. Two
A fifth semiconductor layer having a p-type impurity concentration higher than that of the semiconductor layer, or a second stripe-shaped body having a sixth electrode made of metal is locally formed, and in the semiconductor laminate, At both positions sandwiching the second stripe-shaped body in the width direction, the third and fourth semiconductor regions having a higher p-type impurity concentration than the first and second semiconductor layers have the second and third semiconductor regions, respectively. From the surface side of the semiconductor layer to a depth reaching at least the inside of the first semiconductor layer, locally,
Therefore, the first and second semiconductor regions are used as a source region and a drain region, respectively, and a region between the first and second semiconductor regions of the first semiconductor layer of the semiconductor stack is an n-channel region. An n-channel field effect transistor having the first stripe-shaped body as a gate portion is formed as a formation layer, and the third and fourth semiconductor regions are respectively a source region and a drain region. A p-channel field effect transistor having a region between the third and fourth semiconductor regions of the first semiconductor layer as a p-channel forming layer and the second stripe-shaped body as a gate portion. In the field effect type semiconductor device, at least a region between the first and second semiconductor regions is provided in the first semiconductor layer of the semiconductor laminate. Oite, low p
A p-type impurity introduction region having a p-type impurity concentration is formed by introducing a p-type impurity, or a low n-type impurity is formed in the first semiconductor layer at least in a region between the third and fourth semiconductor regions. An n-type impurity introduction region having an impurity concentration is formed by introducing an n-type impurity, or the p-type impurity introduction region is formed in the first semiconductor layer at least in a region between the first and second semiconductor regions. And an n-type impurity introduction region is formed in the first semiconductor layer at least in a region between the third and fourth semiconductor regions.
なり、且つ十分低い不純物濃度を有する第１の半導体層
と、該第１の半導体層上に形成され、且つ上記第１の半
導体に比し小さな電子親和力を有し且つ上記第１の半導
体に比し大なる電子親和力とバンドギャップとの和を有
する第２の半導体でなり、且つ十分低い不純物濃度を有
する第２の半導体層とを有する半導体積層体が形成さ
れ、 上記半導体積層体上に、上記第１の半導体層の第１の半
導体と同じまたは上記第１の半導体に比し大なる電子親
和力を有する第４の半導体でなり、且つ上記第１及び第
２の半導体層に比し高いｎ型不純物濃度を有する第４の
半導体層を有する第１のストライプ状体が、局部的に、
形成され、 上記半導体積層体内に、上記第１のストライプ状体を幅
方向に挟んだ両位置において、上記第１及び第２の半導
体層に比し高いｎ型不純物濃度を有する第１及び第２の
半導体領域が、上記第２の半導体層の表面側から、少く
とも上記第１の半導体層内に達する深さに、局部的に、
形成され、 上記半導体積層体上に、上記第１の半導体層の第１の半
導体と同じまたは上記第１の半導体に比し大なる電子親
和力を有する第５の半導体でなり且つ上記第１及び第２
の半導体層に比し高いｐ型不純物濃度を有する第５の半
導体層、または金属でなる第６の電極を有する第２のス
トライプ状体が、局部的に、形成され、 上記半導体積層体内に、上記第２のストライプ状体を幅
方向に挟んだ両位置において、上記第１及び第２の半導
体層に比し高いｐ型不純物濃度を有する第３及び第４の
半導体領域が、上記第２の半導体層の表面側から、少く
とも上記第１の半導体層内に達する深さに、局部的に、
形成され、 よって、上記第１及び第２の半導体領域をそれぞれソー
ス領域及びドレイン領域とし、上記半導体積層体の上記
第１の半導体層の上記第１及び第２の半導体領域間の領
域をｎチャンネル形成用層とし、上記第１のストライプ
状体をゲート部としているｎチャンネル電界効果型トラ
ンジスタが構成され、且つ上記第３及び第４の半導体領
域をそれぞれソース領域及びドレイン領域とし、上記半
導体積層体の上記第１の半導体層の上記第３及び第４の
半導体領域間の領域をｐチャンネル形成用層とし、上記
第２のストライプ状体をゲート部としているｐチャンネ
ル電界効果型トランジスタが構成されている電界効果型
半導体装置において、 上記半導体積層体の第１の半導体層が、ｎ型不純物の導
入によって形成された低いｎ型不純物濃度を有するｎ型
不純物導入層またはｐ型不純物の導入によって形成され
た低いｐ型不純物濃度を有するｐ型不純物導入層でな
り、 上記半導体積層体の第１の半導体層内に、少なくとも上
記第１及び第２の半導体領域間の領域において、低いｐ
型不純物濃度を有するｐ型不純物導入領域がｐ型不純物
の導入によって形成されているか、または上記第１の半
導体層内に、少なくとも上記第３及び第４の半導体領域
間の領域において、低いｎ型不純物濃度を有するｎ型不
純物導入領域がｎ型不純物の導入によって形成され、も
しくは上記第１の半導体層内に、少なくとも上記第１及
び第２の半導体領域間の領域において、上記ｐ型不純物
導入領域が形成され且つ上記第１の半導体層内に、少な
くとも上記第３及び第４の半導体領域間の領域におい
て、ｎ型不純物導入領域が形成されていることを特徴と
する電界効果型半導体装置。2. A first semiconductor layer made of a first semiconductor and having a sufficiently low impurity concentration on a semi-insulating semiconductor substrate; and a first semiconductor layer formed on the first semiconductor layer, wherein the first semiconductor layer is formed on the first semiconductor layer. A second semiconductor layer which is a second semiconductor having a smaller electron affinity than a semiconductor and a larger sum of electron affinity and band gap than the first semiconductor and having a sufficiently low impurity concentration. And a fourth semiconductor which has the same electron affinity as the first semiconductor of the first semiconductor layer or which has a larger electron affinity than the first semiconductor on the semiconductor laminate. And a first stripe-shaped body having a fourth semiconductor layer having a higher n-type impurity concentration than the first and second semiconductor layers is locally
First and second n-type impurity concentrations that are formed in the semiconductor laminated body and have a higher n-type impurity concentration than the first and second semiconductor layers at both positions sandwiching the first stripe-shaped body in the width direction. From the surface side of the second semiconductor layer to at least the depth reaching the inside of the first semiconductor layer, locally,
A fifth semiconductor that is formed on the semiconductor laminated body and has the same electron affinity as the first semiconductor of the first semiconductor layer or has a larger electron affinity than the first semiconductor and includes the first and the second semiconductors. Two
A fifth semiconductor layer having a p-type impurity concentration higher than that of the semiconductor layer, or a second stripe-shaped body having a sixth electrode made of metal is locally formed, and in the semiconductor laminate, At both positions sandwiching the second stripe-shaped body in the width direction, the third and fourth semiconductor regions having a higher p-type impurity concentration than the first and second semiconductor layers have the second and third semiconductor regions, respectively. From the surface side of the semiconductor layer to a depth reaching at least the inside of the first semiconductor layer, locally,
Therefore, the first and second semiconductor regions are used as a source region and a drain region, respectively, and a region between the first and second semiconductor regions of the first semiconductor layer of the semiconductor stack is an n-channel region. An n-channel field effect transistor having the first stripe-shaped body as a gate portion is formed as a formation layer, and the third and fourth semiconductor regions are respectively a source region and a drain region. A p-channel field effect transistor having a region between the third and fourth semiconductor regions of the first semiconductor layer as a p-channel forming layer and the second stripe-shaped body as a gate portion. In the field-effect type semiconductor device, the first semiconductor layer of the semiconductor laminate has a low n-type impurity formed by introducing an n-type impurity. A p-type impurity introduction layer having a low p-type impurity concentration formed by introducing a p-type impurity, and at least the first semiconductor layer of the semiconductor stack. And a low p in the region between the second semiconductor region and
A p-type impurity introduction region having a p-type impurity concentration is formed by introducing a p-type impurity, or a low n-type impurity is formed in the first semiconductor layer at least in a region between the third and fourth semiconductor regions. An n-type impurity introduction region having an impurity concentration is formed by introducing an n-type impurity, or the p-type impurity introduction region is formed in the first semiconductor layer at least in a region between the first and second semiconductor regions. And an n-type impurity introduction region is formed in the first semiconductor layer at least in a region between the third and fourth semiconductor regions.
なり、且つ十分低い不純物濃度を有する第１の半導体層
と、該第１の半導体層上に形成され、且つ上記第１の半
導体に比し小さな電子親和力を有し且つ上記第１の半導
体に比し大なる電子親和力とバンドギャップとの和を有
する第２の半導体でなり、且つ十分低い不純物濃度を有
する第２の半導体層と、該第２の半導体層上に形成さ
れ、且つ上記第１の半導体層の第１の半導体と同じ電子
親和力を有する第３の半導体でなり、且つ十分低い不純
物濃度を有する第３の半導体層とを有する半導体積層体
が形成され、 上記半導体積層体上に、上記第１の半導体層の第１の半
導体と同じまたは上記第１の半導体に比し大なる電子親
和力を有する第４の半導体でなり、且つ上記第１及び第
２の半導体層に比し高いｎ型不純物濃度を有する第４の
半導体層を有する第１のストライプ状体が、局部的に、
形成され、 上記半導体積層体内に、上記第１のストライプ状体を幅
方向に挟んだ両位置において、上記第１及び第２の半導
体層に比し高いｎ型不純物濃度を有する第１及び第２の
半導体領域が、上記第２の半導体層の表面側から、少く
とも上記第１の半導体層内に達する深さに、局部的に、
形成され、 上記半導体積層体上に、上記第１の半導体層の第１の半
導体と同じまたは上記第１の半導体に比し大なる電子親
和力を有する第５の半導体でなり且つ上記第１及び第２
の半導体層に比し高いｐ型不純物濃度を有する第５の半
導体層、または金属でなる第６の電極を有する第２のス
トライプ状体が、局部的に、形成され、 上記半導体積層体内に、上記第２のストライプ状体を幅
方向に挟んだ両位置において、上記第１及び第２の半導
体層に比し高いｐ型不純物濃度を有する第３及び第４の
半導体領域が、上記第２の半導体層の表面側から、少く
とも上記第１の半導体層内に達する深さに、局部的に、
形成され、 よって、上記第１及び第２の半導体領域をそれぞれソー
ス領域及びドレイン領域とし、上記半導体積層体の上記
第１の半導体層の上記第１及び第２の半導体領域間の領
域をｎチャンネル形成用層とし、上記第１のストライプ
状体をゲート部としているｎチャンネル電界効果型トラ
ンジスタが構成され、且つ上記第３及び第４の半導体領
域をそれぞれソース領域及びドレイン領域とし、上記半
導体積層体の上記第１の半導体層の上記第３及び第４の
半導体領域間の領域をｐチャンネル形成用層とし、上記
第２のストライプ状体をゲート部としているｐチャンネ
ル電界効果型トランジスタが構成されている電界効果型
半導体装置において、 上記半導体積層体の第１の半導体層内に、少なくとも上
記第１及び第２の半導体領域間の領域において、低いｐ
型不純物濃度を有するｐ型不純物導入領域がｐ型不純物
の導入によって形成されているか、または上記第１の半
導体層内に、少なくとも上記第３及び第４の半導体領域
間の領域において、低いｎ型不純物濃度を有するｎ型不
純物導入領域がｎ型不純物の導入によって形成され、も
しくは上記第１の半導体層内に、少なくとも上記第１及
び第２の半導体領域間の領域において、上記ｐ型不純物
導入領域が形成され且つ上記第１の半導体層内に、少な
くとも上記第３及び第４の半導体領域間の領域におい
て、ｎ型不純物導入領域が形成されていることを特徴と
する電界効果型半導体装置。3. A first semiconductor layer made of a first semiconductor and having a sufficiently low impurity concentration on a semi-insulating semiconductor substrate, and the first semiconductor layer formed on the first semiconductor layer, and the first semiconductor layer. A second semiconductor layer which is a second semiconductor having a smaller electron affinity than a semiconductor and a larger sum of electron affinity and band gap than the first semiconductor and having a sufficiently low impurity concentration. A third semiconductor layer formed on the second semiconductor layer and having the same electron affinity as the first semiconductor of the first semiconductor layer and having a sufficiently low impurity concentration. And a fourth semiconductor which has the same electron affinity as the first semiconductor of the first semiconductor layer or which has a larger electron affinity than the first semiconductor on the semiconductor laminate. And the first and second halves above The first stripe-shaped body having the fourth semiconductor layer having a higher n-type impurity concentration than the conductor layer is locally
First and second n-type impurity concentrations that are formed in the semiconductor laminated body and have a higher n-type impurity concentration than the first and second semiconductor layers at both positions sandwiching the first stripe-shaped body in the width direction. From the surface side of the second semiconductor layer to at least the depth reaching the inside of the first semiconductor layer, locally,
A fifth semiconductor that is formed on the semiconductor laminated body and has the same electron affinity as the first semiconductor of the first semiconductor layer or has a larger electron affinity than the first semiconductor and includes the first and the second semiconductors. Two
A fifth semiconductor layer having a p-type impurity concentration higher than that of the semiconductor layer, or a second stripe-shaped body having a sixth electrode made of metal is locally formed, and in the semiconductor laminate, At both positions sandwiching the second stripe-shaped body in the width direction, the third and fourth semiconductor regions having a higher p-type impurity concentration than the first and second semiconductor layers have the second and third semiconductor regions, respectively. From the surface side of the semiconductor layer to a depth reaching at least the inside of the first semiconductor layer, locally,
Therefore, the first and second semiconductor regions are used as a source region and a drain region, respectively, and a region between the first and second semiconductor regions of the first semiconductor layer of the semiconductor stack is an n-channel region. An n-channel field effect transistor having the first stripe-shaped body as a gate portion is formed as a formation layer, and the third and fourth semiconductor regions are respectively a source region and a drain region. A p-channel field effect transistor having a region between the third and fourth semiconductor regions of the first semiconductor layer as a p-channel forming layer and the second stripe-shaped body as a gate portion. In the field effect type semiconductor device, at least a region between the first and second semiconductor regions is provided in the first semiconductor layer of the semiconductor laminate. Oite, low p
A p-type impurity introduction region having a p-type impurity concentration is formed by introducing a p-type impurity, or a low n-type impurity is formed in the first semiconductor layer at least in a region between the third and fourth semiconductor regions. An n-type impurity introduction region having an impurity concentration is formed by introducing an n-type impurity, or the p-type impurity introduction region is formed in the first semiconductor layer at least in a region between the first and second semiconductor regions. And an n-type impurity introduction region is formed in the first semiconductor layer at least in a region between the third and fourth semiconductor regions.
なり、且つ十分低い不純物濃度を有する第１の半導体層
と、該第１の半導体層上に形成され、且つ上記第１の半
導体に比し小さな電子親和力を有し且つ上記第１の半導
体に比し大なる電子親和力とバンドギャップとの和を有
する第２の半導体でなり、且つ十分低い不純物濃度を有
する第２の半導体層と該第２の半導体層上に形成され、
且つ上記第１の半導体層の第１の半導体と同じ電子親和
力を有する第３の半導体でなり、且つ十分低い不純物濃
度を有する第３の半導体層とを有する半導体積層体が形
成され、 上記半導体積層体上に、上記第１の半導体層の第１の半
導体と同じまたは上記第１の半導体に比し大なる電子親
和力を有する第４の半導体でなり、且つ上記第１及び第
２の半導体層に比し高いｎ型不純物濃度を有する第４の
半導体層を有する第１のストライプ状体が、局部的に、
形成され、 上記半導体積層体内に、上記第１のストライプ状体を幅
方向に挟んだ両位置において、上記第１及び第２の半導
体層に比し高いｎ型不純物濃度を有する第１及び第２の
半導体領域が、上記第２の半導体層の表面側から、少く
とも上記第１の半導体層内に達する深さに、局部的に、
形成され、 上記半導体積層体上に、上記第１の半導体層の第１の半
導体と同じまたは上記第１の半導体に比し大なる電子親
和力を有する第５の半導体でなり且つ上記第１及び第２
の半導体層に比し高いｐ型不純物濃度を有する第５の半
導体層または金属でなる第６の電極を有する第２のスト
ライプ状体が、局部的に、形成され、 上記半導体積層体内に、上記第２のストライプ状体を幅
方向に挟んだ両位置において、上記第１及び第２の半導
体層に比し高いｐ型不純物濃度を有する第３及び第４の
半導体領域が、上記第２の半導体層の表面側から、少く
とも上記第１の半導体層内に達する深さに、局部的に、
形成され、 よって、上記第１及び第２の半導体領域をそれぞれソー
ス領域及びドレイン領域とし、上記半導体積層体の上記
第１の半導体層の上記第１及び第２の半導体領域間の領
域をｎチャンネル形成用層とし、上記第１のストライプ
状体をゲート部としているｎチャンネル電界効果型トラ
ンジスタが構成され、且つ上記第３及び第４の半導体領
域をそれぞれソース領域及びドレイン領域とし、上記半
導体積層体の上記第１の半導体層の上記第３及び第４の
半導体領域間の領域をｐチャンネル形成用層とし、上記
第２のストライプ状体をゲート部としているｐチャンネ
ル電界効果型トランジスタが構成されている電界効果型
半導体装置において、 上記半導体積層体の第１の半導体層が、ｎ型不純物の導
入によって形成された低いｎ型不純物濃度を有するｎ型
不純物導入層またはｐ型不純物の導入によって形成され
た低いｐ型不純物濃度を有するｐ型不純物導入層でな
り、 上記半導体積層体の第１の半導体層内に、少なくとも上
記第１及び第２の半導体領域間の領域において、低いｐ
型不純物濃度を有するｐ型不純物導入領域がｐ型不純物
の導入によって形成されているか、または上記第１の半
導体層内に、少なくとも上記第３及び第４の半導体領域
間の領域において、低いｎ型不純物濃度を有するｎ型不
純物導入領域がｎ型不純物の導入によって形成され、も
しくは上記第１の半導体層内に、少なくとも上記第１及
び第２の半導体領域間の領域において、上記ｐ型不純物
導入領域が形成され且つ上記第１の半導体層内に、少な
くとも上記第３及び第４の半導体領域間の領域におい
て、ｎ型不純物導入領域が形成されていることを特徴と
する電界効果型半導体装置。4. A first semiconductor layer made of a first semiconductor and having a sufficiently low impurity concentration on a semi-insulating semiconductor substrate; and a first semiconductor layer formed on the first semiconductor layer, wherein the first semiconductor layer is formed on the first semiconductor layer. A second semiconductor layer which is a second semiconductor having a smaller electron affinity than a semiconductor and a larger sum of electron affinity and band gap than the first semiconductor and having a sufficiently low impurity concentration. And formed on the second semiconductor layer,
And a third semiconductor layer having a third semiconductor layer having the same electron affinity as the first semiconductor of the first semiconductor layer and having a sufficiently low impurity concentration is formed. On the body, a fourth semiconductor having the same electron affinity as the first semiconductor of the first semiconductor layer or a larger electron affinity than the first semiconductor is formed, and the first and second semiconductor layers are formed. The first stripe-shaped body having the fourth semiconductor layer having a relatively high n-type impurity concentration is locally
First and second n-type impurity concentrations that are formed in the semiconductor laminated body and have a higher n-type impurity concentration than the first and second semiconductor layers at both positions sandwiching the first stripe-shaped body in the width direction. From the surface side of the second semiconductor layer to at least the depth reaching the inside of the first semiconductor layer, locally,
A fifth semiconductor that is formed on the semiconductor laminated body and has the same electron affinity as the first semiconductor of the first semiconductor layer or has a larger electron affinity than the first semiconductor and includes the first and the second semiconductors. Two
Second stripe-shaped body having a fifth semiconductor layer having a higher p-type impurity concentration than that of the semiconductor layer or a sixth electrode made of metal is locally formed, and the second stripe-shaped body is formed in the semiconductor laminate. At both positions sandwiching the second stripe-shaped body in the width direction, the third and fourth semiconductor regions having a higher p-type impurity concentration than the first and second semiconductor layers are the second semiconductor. From the surface side of the layer to a depth reaching at least the first semiconductor layer locally,
Therefore, the first and second semiconductor regions are used as a source region and a drain region, respectively, and a region between the first and second semiconductor regions of the first semiconductor layer of the semiconductor stack is an n-channel region. An n-channel field effect transistor having the first stripe-shaped body as a gate portion is formed as a formation layer, and the third and fourth semiconductor regions are respectively a source region and a drain region. A p-channel field effect transistor having a region between the third and fourth semiconductor regions of the first semiconductor layer as a p-channel forming layer and the second stripe-shaped body as a gate portion. In the field-effect type semiconductor device, the first semiconductor layer of the semiconductor laminate has a low n-type impurity formed by introducing an n-type impurity. A p-type impurity introduction layer having a low p-type impurity concentration formed by introducing a p-type impurity, and at least the first semiconductor layer of the semiconductor stack. And a low p in the region between the second semiconductor region and
A p-type impurity introduction region having a p-type impurity concentration is formed by introducing a p-type impurity, or a low n-type impurity is formed in the first semiconductor layer at least in a region between the third and fourth semiconductor regions. An n-type impurity introduction region having an impurity concentration is formed by introducing an n-type impurity, or the p-type impurity introduction region is formed in the first semiconductor layer at least in a region between the first and second semiconductor regions. And an n-type impurity introduction region is formed in the first semiconductor layer at least in a region between the third and fourth semiconductor regions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131502A JPH0714035B2 (en) | 1985-06-17 | 1985-06-17 | Field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131502A JPH0714035B2 (en) | 1985-06-17 | 1985-06-17 | Field effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61289672A JPS61289672A (en) | 1986-12-19 |
| JPH0714035B2 true JPH0714035B2 (en) | 1995-02-15 |
Family
ID=15059515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131502A Expired - Lifetime JPH0714035B2 (en) | 1985-06-17 | 1985-06-17 | Field effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714035B2 (en) |
-
1985
- 1985-06-17 JP JP60131502A patent/JPH0714035B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61289672A (en) | 1986-12-19 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |