JPH0715921B2 - 多チツプ同時測定用マ−キング装置 - Google Patents
多チツプ同時測定用マ−キング装置Info
- Publication number
- JPH0715921B2 JPH0715921B2 JP62072869A JP7286987A JPH0715921B2 JP H0715921 B2 JPH0715921 B2 JP H0715921B2 JP 62072869 A JP62072869 A JP 62072869A JP 7286987 A JP7286987 A JP 7286987A JP H0715921 B2 JPH0715921 B2 JP H0715921B2
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- JP
- Japan
- Prior art keywords
- wafer
- defective
- simultaneous measurement
- chips
- marker
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ウェーハ内に製造された集積回路の機能及び
特性の試験により不良と判断された集積回路をマーキン
グするマーキング装置に関し、特に複数個の集積回路を
同時に試験した際のマーキングを１台のマーカーで行な
う多チップ同時測定用マーキング装置に関する。
特性の試験により不良と判断された集積回路をマーキン
グするマーキング装置に関し、特に複数個の集積回路を
同時に試験した際のマーキングを１台のマーカーで行な
う多チップ同時測定用マーキング装置に関する。
従来、ウェーハ内に製造された集積回路（以下、チップ
と記す）を複数個同時に試験し、不良品をマーキングす
るためには、同時測定するチップの数だけマーキングす
る機構（以下、マーカーと記す）を設置し、マーカーと
チップを１対１に対応させてマーカーを動作させ、不良
品をマーキングするシステムとなっていた。
と記す）を複数個同時に試験し、不良品をマーキングす
るためには、同時測定するチップの数だけマーキングす
る機構（以下、マーカーと記す）を設置し、マーカーと
チップを１対１に対応させてマーカーを動作させ、不良
品をマーキングするシステムとなっていた。
上述した従来の多チップ同時測定のシステムでは、同時
測定を行なうチップ数が増えるとその数だけマーカーを
増やす必要があるため、マーカーを設置するスペース
も、その分余計に必要となる欠点がある。この欠点は多
チップ同時測定の進展の１つの障害となっていた。
測定を行なうチップ数が増えるとその数だけマーカーを
増やす必要があるため、マーカーを設置するスペース
も、その分余計に必要となる欠点がある。この欠点は多
チップ同時測定の進展の１つの障害となっていた。
上述した従来の多チップ同時測定用のマーキングシステ
ムに対し、本発明は同時に測定されるチップとマーカー
を１対１に対応させることをやめ、多チップ同時測定の
判定結果を保持する記憶装置を持ち、不良となったチッ
プの位置を計算し、ウェーハを乗せたステージを移動さ
せて不良となったチップをマーカーと対応するように位
置決めし、又は、マーカーを不良となったチップの位置
へ移動させる制御用のコントローーラを有し、１つのマ
ーカーで多チップ同時測定のマーキングを行なうという
独創的内容を有する。
ムに対し、本発明は同時に測定されるチップとマーカー
を１対１に対応させることをやめ、多チップ同時測定の
判定結果を保持する記憶装置を持ち、不良となったチッ
プの位置を計算し、ウェーハを乗せたステージを移動さ
せて不良となったチップをマーカーと対応するように位
置決めし、又は、マーカーを不良となったチップの位置
へ移動させる制御用のコントローーラを有し、１つのマ
ーカーで多チップ同時測定のマーキングを行なうという
独創的内容を有する。
本発明の同時測定用マーキング装置は、ウェーハを載置
するステージと、前記ウェーーハ上に製造された集積回
路を複数個同時に試験する試験装置と、前記集積回路の
うちのヘッドに対応する位置のものにマーキングするマ
ーカーと、前記試験装置の試験結果を記憶する記憶装置
と、この記憶装置からの情報を受け前記集積回路のうち
の前記試験装置により不良と判定された不良集積回路の
前記ウェーハ上の位置を求め前記ステージまたは前記ヘ
ッドを移動させて前記ヘッドが前記不良集積回路に対応
するようにしてマーキングさせるコントローラとを含ん
で構成される。
するステージと、前記ウェーーハ上に製造された集積回
路を複数個同時に試験する試験装置と、前記集積回路の
うちのヘッドに対応する位置のものにマーキングするマ
ーカーと、前記試験装置の試験結果を記憶する記憶装置
と、この記憶装置からの情報を受け前記集積回路のうち
の前記試験装置により不良と判定された不良集積回路の
前記ウェーハ上の位置を求め前記ステージまたは前記ヘ
ッドを移動させて前記ヘッドが前記不良集積回路に対応
するようにしてマーキングさせるコントローラとを含ん
で構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す構成ブロック図であ
る。本実施例において、マーカー７はレーザからなり、
レーザ７からのレーザ光は光ファイバを介してヘッド10
からウェーハ６上に照射され、照射位置のチップはレー
ザ光により破壊される。試験装置４はウェーハ６上の複
数個のチップを同時に測定する。試験装置４からの試験
結果をコントローラ１を介して記憶装置２に記憶する。
試験終了後コントローラ１でプロービング装置３のウェ
ーハ６を乗せたステージであるチャックトップ５の移
動、位置決めを制御し、ウェーハ６内の不良チップをヘ
ッド10の照射位置に合わせ、マーカー７によりこの不良
チップを破壊する。
る。本実施例において、マーカー７はレーザからなり、
レーザ７からのレーザ光は光ファイバを介してヘッド10
からウェーハ６上に照射され、照射位置のチップはレー
ザ光により破壊される。試験装置４はウェーハ６上の複
数個のチップを同時に測定する。試験装置４からの試験
結果をコントローラ１を介して記憶装置２に記憶する。
試験終了後コントローラ１でプロービング装置３のウェ
ーハ６を乗せたステージであるチャックトップ５の移
動、位置決めを制御し、ウェーハ６内の不良チップをヘ
ッド10の照射位置に合わせ、マーカー７によりこの不良
チップを破壊する。
第２図（ａ）および（ｂ）に第１図のシステムの動作を
４チップ同時測定を例にとってフローチャートで示す。
装置始動のウェーハスタート（ステップS2）の前にあら
かじめ各被測定チップ（以下、DUTと記す）の位置関係
をセットし（ステップS1）、最初の４チップを測定位置
に移動させ（ステップS3）、スタートの４チップから同
時測定（ステップS4）を開始する。テスト終了後、判定
結果を第１図に示す試験装置４よりコントローラ１を介
して取り込み、記憶装置２に記憶する（ステップS5）。
試験結果４チップすべてについて良品の場合は（ステッ
プS6）、次の４チップに移動し（ステップS22）、試験
をスタート（ステップS4）するが、不良品がある場合は
まず記憶装置２よりコントローラ１が不良チップの位置
の取り込みを行なう（ステップS7）。
４チップ同時測定を例にとってフローチャートで示す。
装置始動のウェーハスタート（ステップS2）の前にあら
かじめ各被測定チップ（以下、DUTと記す）の位置関係
をセットし（ステップS1）、最初の４チップを測定位置
に移動させ（ステップS3）、スタートの４チップから同
時測定（ステップS4）を開始する。テスト終了後、判定
結果を第１図に示す試験装置４よりコントローラ１を介
して取り込み、記憶装置２に記憶する（ステップS5）。
試験結果４チップすべてについて良品の場合は（ステッ
プS6）、次の４チップに移動し（ステップS22）、試験
をスタート（ステップS4）するが、不良品がある場合は
まず記憶装置２よりコントローラ１が不良チップの位置
の取り込みを行なう（ステップS7）。
次に、コントローラ１においてDUT1（同時測定の４チッ
プをそれぞれDUT1〜DUT4と記す）から良否の判定結果を
判断し、不良の場合（ステップS8）、コントローラ１が
プロービング装置３のチャックトップ５を制御し、マー
カー７のヘッド10の照射位置へDUT1を移動させ（ステッ
プS9）、マーカー７によりDUT1を破壊する（ステップS1
0）。DUT2からDUT4も同様のシーケンスを取り（ステッ
プS11〜ステップS19）、不良DUTの破壊を行なう。次
に、ウェーハ内の全チップを測定し終っている場合は
（ステップ20）、次のウェーハのローディングを行ない
（ステップS21）、まだ未測定のチップがある場合は
（ステップ20）、次の４チップへ移動し（ステップ2
3）、試験をスタートする（ステップS4）。
プをそれぞれDUT1〜DUT4と記す）から良否の判定結果を
判断し、不良の場合（ステップS8）、コントローラ１が
プロービング装置３のチャックトップ５を制御し、マー
カー７のヘッド10の照射位置へDUT1を移動させ（ステッ
プS9）、マーカー７によりDUT1を破壊する（ステップS1
0）。DUT2からDUT4も同様のシーケンスを取り（ステッ
プS11〜ステップS19）、不良DUTの破壊を行なう。次
に、ウェーハ内の全チップを測定し終っている場合は
（ステップ20）、次のウェーハのローディングを行ない
（ステップS21）、まだ未測定のチップがある場合は
（ステップ20）、次の４チップへ移動し（ステップ2
3）、試験をスタートする（ステップS4）。
第２図では４チップ同時測定を例に取って、第１図のシ
ステムの動作をフローチャートで示しているが、本シス
テムは、４チップだけでなく、他の数のチップの複数チ
ップの同時測定に適用可能である。
ステムの動作をフローチャートで示しているが、本シス
テムは、４チップだけでなく、他の数のチップの複数チ
ップの同時測定に適用可能である。
第３図は本発明の他の実施例を示す構成ブロック図であ
る。
る。
第３図では、第１図に示す実施例にヘッド10の位置、角
度を自動的にかえられるスキャン部８が加わっている。
試験装置４から試験結果をコントローラ１を介して、記
憶装置２に記憶された結果を基に、コントローラ１で不
良となったチップの位置を計算し、スキャン部８により
ヘッド10の位置、角度をレーザ光の照射位置が不良とな
ったチップの位置になるように制御し、不良チップを破
壊するものである。
度を自動的にかえられるスキャン部８が加わっている。
試験装置４から試験結果をコントローラ１を介して、記
憶装置２に記憶された結果を基に、コントローラ１で不
良となったチップの位置を計算し、スキャン部８により
ヘッド10の位置、角度をレーザ光の照射位置が不良とな
ったチップの位置になるように制御し、不良チップを破
壊するものである。
なお、上述の実施例では、マーカー７としてレーザの場
合を説明したが、本発明は、インクを用いるマーカーや
ダイヤモンド針でスクラッチを行うマーカーにも適用で
きる。
合を説明したが、本発明は、インクを用いるマーカーや
ダイヤモンド針でスクラッチを行うマーカーにも適用で
きる。
以上説明したように本発明は、ウェーハを載置するステ
ージ等を移動させて不良の集積回路のマーキングをマー
カー１台で行なうことが可能となることにより、多チッ
プ同時測定の１つの問題であったマーカーのセットする
スペースが増えないため、多チップ同時測定の促進も容
易にできる効果がある。又、多チップ同時測定に伴なう
マーカーの増加がなくなるため、設備投資が低減でき
る。
ージ等を移動させて不良の集積回路のマーキングをマー
カー１台で行なうことが可能となることにより、多チッ
プ同時測定の１つの問題であったマーカーのセットする
スペースが増えないため、多チップ同時測定の促進も容
易にできる効果がある。又、多チップ同時測定に伴なう
マーカーの増加がなくなるため、設備投資が低減でき
る。
第１図並びに第２図（ａ）および（ｂ）はそれぞれ本発
明の一実施例のブロック図並びに動作を示すフローチャ
ートのステップS1〜S13の部分およびステップS14〜D23
の部分、第３図は本発明の第２の実施例のブロック図で
ある。 １……制御用コントローラ、２……記憶装置、３……プ
ロービング装置、４……試験装置、５……チャックトッ
プ、６……ウェーハ、７……マーカー、８……マーカー
のスキャン部、10……ヘッド。
明の一実施例のブロック図並びに動作を示すフローチャ
ートのステップS1〜S13の部分およびステップS14〜D23
の部分、第３図は本発明の第２の実施例のブロック図で
ある。 １……制御用コントローラ、２……記憶装置、３……プ
ロービング装置、４……試験装置、５……チャックトッ
プ、６……ウェーハ、７……マーカー、８……マーカー
のスキャン部、10……ヘッド。
Claims (1)
- 【請求項１】ウェーハを載置するステージと、前記ウェ
ーハ上に製造された集積回路を複数個同時に試験する試
験装置と、前記集積回路のうちのヘッドに対応する位置
のものにマーキングするマーカーと、前記試験装置の試
験結果を記憶する記憶装置と、この記憶装置からの情報
を受け前記集積回路のうちの前記試験装置により不良と
判定された不良集積回路の前記ウェーハ上の位置を求め
前記ステージまたは前記ヘッドを移動させて前記ヘッド
が前記不良集積回路に対応するようにしてマーキングさ
せるコントローラとを含むことを特徴とする多チップ同
時測定用マーキング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072869A JPH0715921B2 (ja) | 1987-03-25 | 1987-03-25 | 多チツプ同時測定用マ−キング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072869A JPH0715921B2 (ja) | 1987-03-25 | 1987-03-25 | 多チツプ同時測定用マ−キング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237431A JPS63237431A (ja) | 1988-10-03 |
| JPH0715921B2 true JPH0715921B2 (ja) | 1995-02-22 |
Family
ID=13501758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072869A Expired - Fee Related JPH0715921B2 (ja) | 1987-03-25 | 1987-03-25 | 多チツプ同時測定用マ−キング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715921B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2728104A1 (fr) * | 1994-12-09 | 1996-06-14 | Sgs Thomson Microelectronics | Procede de marquage de circuits integres avec un laser, et appareil de marquage s'y rapportant |
| DE10108924A1 (de) * | 2001-02-23 | 2002-09-05 | Infineon Technologies Ag | Wafer-Test- und Markierverfahren für Halbleiterbausteine mit Schmelzstrukturen |
| TWI351070B (en) * | 2007-07-31 | 2011-10-21 | King Yuan Electronics Co Ltd | Method for marking wafer, method for marking failed die, method for aligning wafer and wafer test equipment |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049643A (ja) * | 1983-08-29 | 1985-03-18 | Tokyo Seimitsu Co Ltd | ウエハ検査装置 |
-
1987
- 1987-03-25 JP JP62072869A patent/JPH0715921B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63237431A (ja) | 1988-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |