JPH071867B2

JPH071867B2 - Ａｄ変換回路

Info

Publication number: JPH071867B2
Application number: JP1021182A
Authority: JP
Inventors: 範之福島; 直樹熊沢
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1995-01-11
Anticipated expiration: 2010-01-11
Also published as: JPH02202224A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、上位データと下位データを分割して変換を
行う直並列方式と呼ばれるAD変換回路に関する。

〔発明の概要〕

この発明は、下位データの変換範囲を拡張し、この拡張
範囲で変換されたときに、上位データを補正するAD変換
回路であって、上位データの補正と同時にこの上位デー
タのエンコードをも行なえるようにすることによって、
リニアリティの良好なAD変換を簡単な構成でかつ高速に
行なえるようにしたものである。

〔従来の技術〕

上位データと下位データとを分割して変換を行う直並列
方式と呼ばれるAD変換回路において、上位データの境界
部での歪を補正するものが提案されている（特願昭63-1
3792号）。

第２図は、上述のAD変換回路を示す図である。

図において、（20a）（20b）はAD変換を行う最高電位V
_rT及び最低電位V_rBの供給される端子であって、この端
子（20a）（20b）間に、例えば８ビットのAD変換の場合
に256個の等しい抵抗値の抵抗器（2₁）〜（2₂₅₆）の直
列回路が、例えば図示のように16個づつジグザグに設け
られる。

この抵抗器（2₁）〜（2₂₅₆）の直列回路の、各16個の抵
抗器ごとの接続中点（15個所）が上位データのコンパレ
ータ(3)に接続される。

またこの抵抗器（2₁）〜（2₂₅₆）の、上述のジグザグに
配置されたときの横方向に配列された抵抗器の一端がそ
れぞれスイッチ（4₁）〜（4₂₅₆）を通じて列ごとに互い
に接続され、この接続中点（16個所）が下位データのコ
ンパレータ(5)に接続される。

さらにこの抵抗器（2₁）〜（2₂₅₆）の、上側３列及び下
側２列の抵抗器の他端がそれぞれスイッチ（6₁）〜（6
₂₅₆）を通じて列ごとに互いに接続され、この接続中点
（５個所）が下位データのコンパレータ(5)に接続され
る。

またこれらのスイッチ（6₁）〜（6₂₅₆）はそれぞれ上述
のジグザグ配置の折り返しの部分で互いに逆側の抵抗器
に関連したスイッチ（4₁）〜（4₂₅₆）の縦方向の配列と
同じ線上に設けられる。なお最上側列では各折り返し部
分ごとのスイッチは並列接続になるので、図示の配置で
等価である。また端子（1a）（1b）の近傍の抵抗器
（2₁）〜（2₃）及び（2₂₅₄）〜（2₂₅₆）についてはそれ
ぞれ折り返しの逆側の抵抗器が存在しないのでスイッチ
（6₂）（6₃）及び（6₂₅₄）（6₂₅₅）は設けられず、スイ
ッチ（6₁）及び（6₂₅₆）のみが有効とされる。

さらに(7)は信号電位Vinの入力端子であって、この入力
端子(7)がコンパレータ(3)(5)に接続される。

これによってまず最初にコンパレータ(3)にて、入力信
号電位Vinと抵抗器（2₁）〜（2₂₅₆）の16個ごとの接続
中点の電位とが比較され、15ビットの比較力が取出され
る。なお比較出力は信号電位Vinに対応する１ビットの
みが高電位とされ他は全て低電位とされる形式で取出さ
れる。

この比較出力が例えば４ビットのディジタルコードを形
成する上位データのエンコード及び後述するエラー補正
のための回路(8)に供給されると共に、この比較出力に
応じて上述のスイッチ（4₁）〜（4₂₅₆）及び（6₁）〜
（6₂₅₆）の縦方向の列が選択され、対応する列のスイッ
チが全てオンにされる。なお図は最高電位V_rT側から２
ビット目に比較出力が得られた場合で、図の右から２列
目のスイッチ（4₁₇）〜（4₃₂）及び（6₁₅）（6₁₆）（6
₃₂）（6₃₄）（6₃₅）がオンされている。

従ってこの列でコンパレータ(5)には抵抗器（2₁₅）の他
端〜（2₃₅）の他端間の各抵抗器の一端（他端）の電位
が供給され、これらの電位と信号電位Vinが比較され、2
1ビットの比較出力が取出される。

さらにこれらの比較出力が例えば４ビットのディジタル
コードを形成する下位データのエンコーダ(9)に供給さ
れると共に、スイッチ（6₃₂）（6₃₄）（6₃₅）からの電
位に対応する比較出力がエラー検出回路（オア回路）
（10₁）に供給され、またスイッチ（6₁₅）（6₁₆）及び
（4₁₇）からの電位に対応する比較出力がエラー検出回
路（オア回路）（10₂）に供給される。そしてこれらの
検出回路（10₁）（10₂）からの信号が上述のエラー補正
回路(8)に供給され、検出回路（10₁）からの信号があっ
たときに上位データのエンコード値に“1"を加算し、検
出回路（10₂）からの信号があったときに上位デーのエ
ンコード値から“1"減算する補正が行われる。

そしてさらにこの補正回路(8)からの補正されたエンコ
ード値が上位データのラッチ回路（15）でラッチされ、
またエンコーダ(9)からのエンコード値が下位データの
ラッチ回路（16）でラッチされ、これらのラッチされた
値が合成されて出力端子（13）に取出される。

こうして上述の回路によれば、下位データの変換範囲の
上下の拡張部でも変換が行われると共に、この拡張部で
の変換値を用いて上位データの補正が行われることによ
って、上位データの境界部での歪が補正され、リニアリ
ティの良好なAD変換を行うことができる。

すなわち上述の回路において、上位データによって任意
の下位データの変換範囲が定められた場合に、コンパレ
ータ(5)には第３図に示すように本来の変換範囲の上下
に変換範囲の拡張された電位が供給される。そしてこの
変換範囲に対するエンコーダ(9)のエンコード値は図中
右側に示すようになっており、ここで高電位側の拡張部
からのコンパレータ(5)の出力が得られたときに上位デ
ータに“1"を加算し、低電位側の拡張部からのコンパレ
ータ(5)の出力が得られたときに上位データから“1"減
算することによって、例えば図中左側に示すように上位
データの境界部の信号電位Vinに対してもリニアリティ
の良好なAD変換を行うことができる。

さらに第４図は動作のタイムチャートを示す。この図に
おいて、Ａに示すような信号電位Vinがあった場合に、
Ｂはクロック信号であって、コンパレータ(3)ではＣに
示すようにクロック信号の１の高電位期間に信号電位V₁
がサンプリング（S₁）され低電位期間にコンパレート
（C₁）される。これによってＤに示すようにクロック信
号の２の高電位期間に上位データ（MD₁）が形成され
る。

さらにコンパレータ(3)の出力によってスイッチが選択
され、Ｆに示すような電位（RV₁）がコンパレータ(5)に
供給される。

一方コンパレータ(5)ではＧに示すようにクロック信号
の１の高電位期間にサンプリング（S₁）された信号電位
（V₁）が低電位期間及び２の高電位期間にホールド
（H₁）され、２の低電位期間にコンパレート（C₁）され
る。これによってＨに示すように３の高電位期間に下位
データ（LD₁）が形成されると共に、Ｅに示すように上
位データが補正（MD′₁）され、Ｉに示すようにこれら
の補正データと下位データが出力（Out₁）される。

またこのときC,Gに示すように次の信号電位V₂がサンプ
リング（S₂）されて、以下この動作が繰り返される。

このようにして２クロックを１周期としてAD変換が行わ
れる。

〔発明が解決しようとする課題〕

ところが上述の回路において、上位データコンパレータ
(3)からの比較出力が回路(8)に供給されると、この比較
出力は回路(8)によって、まずエンコードされ、その後
に、エラー検出回路（10₁）（10₂）の出力信号に応じ
て、エラー補正が行なわれるようになっているので、い
ったんエンコードされたデータに、“1"を加算又は減算
しなければならず、回路構成が複雑となるばかりでなく
加減算処理に要する時間が長くかかってしまい、AD変換
回路全体としての処理の高速化を妨げる要因となってい
る。

〔課題を解決するための手段〕

この発明は、任意の電位（V_rT，V_rB）間に直列接続され
た複数の抵抗器（2₁）〜（2₂₅₆）の所定の接続点から取
出される電位を用いて、入力信号の上位データを得る上
位データコンパレータ(3)と、上位データの範囲を上下
に所定量ずつ拡張し、この拡張された範囲の、各抵抗器
の接続点から取出される電位を用いて入力信号の下位デ
ータを得る下位データコンパレータ(5)と、拡張された
上下の所定量の範囲内で下位データが得られたとき、上
位データを補正するための補正信号を発生する回路（10
₁）（10₂）（14）と、補正信号に従って、上位データコ
ンパレータ(3)からの上位データに“1"又は“0"又は
“−1"を加算した結果のエンコードデータを出力するエ
ンコード及びエラー補正回路（19）とを備える。

〔作用〕

上位データコンパレータ(3)からの上位データを補正す
ると同時にエンコードするようにしたので、エンコード
及びエラー補正回路（19）の構成を簡単なものにするこ
とができ、かつエンコード及びエラー補正の処理を高速
に行い得る。

〔実施例〕

第１図は、この発明の一実施例の構成図であり、第２図
例と同等なものには同一の符号を付してある。

図において、（14）はエラー信号発生回路であり、この
回路（14）はエラー検出回路（10₁）及び（10₂）からの
信号が供給され、検出回路（10₁）からの信号があった
ときに、信号ライン（17a）のレベルを“H"とし、検出
回路（10₂）からの信号があったときに、信号ライン（1
7c）のレベルを“H"とし、検出回路（10₁）及び（10₂）
からの信号がない場合にはエラー無しと判断して、信号
ライン（17b）のレベルを“H"とする。

また、（19）はエンコード及び補正回路であり、（18
a）は最上位ビットを示す信号ライン、（18b）は次のビ
ットを示す信号ライン、（18c）はその次のビットを示
す信号ライン、（18d）はさらにその次のビットを示す
信号ラインである。

そして、互いに直列に接続されたFET（154₁₁）（15
4₁₂）は信号ライン（18a）と接地との間に接続され、同
様に直列接続されたFET（153₁₁）（153₁₂）は信号ライ
ン（18b）と接地との間に、FET（152₁₁）（152₁₂）は信
号ライン（18c）と接地との間に、FET（151₁₁）（15
1₁₂）は信号ライン（18d）と接地との間に接続される。
さらに、FET（154₁₁）〜（151₁₁）のゲートは、コンパ
レータ(3)からの比較出力のうちの“15"を示す信号ライ
ンに接続され、FET（154₁₂）〜（151₁₂）のゲートは、
エラー信号発生回路（14）の信号ライン（17a）に接続
される。

また、互いに直列接続されたFET（154₂₁）（154₂₂）は
信号ライン（18a）と接地との間に、FET（153₂₁）（153
₂₂）は信号ライン（18b）と接地との間に、FET（15
2₂₁）（152₂₂）は信号ライン（18c）と接地との間に、F
ET（151₂₁）（151₂₂）は信号ライン（18d）と接地との
間に接続される。さらに、FET（154₂₁）（151₂₁）のゲ
ートは、コンパレータ(3)からの“15"を示す信号ライン
に接続され、FET（154₂₂）（151₂₂）のゲートは、信号
ライン（17b）に接続される。

また、互いに直列接続されたFET（154₃₁）（154₃₂）は
信号ライン（18a）と接地との間に、FET（153₃₁）（153
₃₂）は信号ライン（18b）と接地との間に、FET（15
2₃₁）（152₃₂）は信号ライン（18c）と接地との間に接
続される。さらに、FET（154₃₁）〜（152₃₁）のゲート
は、コンパレータ(3)からの“15"を示す信号ラインに接
続され、FET（154₃₂）〜（152₃₂）のゲートは、信号ラ
イン（17c）に接続される。

ここで、コンパレータ(3)からの“15"を示す信号ライン
のレベルが“H"となり、エラー信号発生回路（14）の信
号ライン（17a）のレベルが“H"、つまり、上位データ
に“1"を加算するようになると、FET（154₁₁）〜（151
₁₁）ならびにFET（154₂₁）〜（151₂₁）がオンとなり、
信号ライン（18a）〜（18d）には、“1111"、つまり“1
5"を示すデータが得られる。ただし、この場合、“15"
が最大値であるので、データとしては“16"は表現し得
ないので“15"となる。そして、この“15"を示すデータ
“1111"が上位データラッチ回路（15）に供給される。

また、コンパレータ(3)からの“15"を示す信号ラインの
レベルが“H"となり、エラー信号発生回路（14）の信号
ライン（17b）のレベルが“H"、つまり、上位データの
加減算は必要ない場合となると、FET（154₂₁）〜（151
₂₁）ならびに（154₂₂）〜（151₂₂）がオンとなり、信号
ライン（18a）〜（18d）には“1111"が得られ、これが
ラッチ回路（15）に供給される。

また、コンパレータ(3)からの“15"を示す信号ラインの
レベルが“H"となり、エラー信号発生回路（14）の信号
ライン（17c）のレベルが“H"、つまり上位データから
“1"を減算するようになると、FET（154₃₁）〜（15
2₃₁）ならびに（154₃₂）〜（152₃₂）がオンとなり、信
号ライン（18a）〜（18d）には“1110"、つまり、“14"
を示すデータが得られ、これがラッチ回路（15）に供給
される。

また、直列継続されたFET（144₁₁）（144₁₂）は信号ラ
イン（18a）と接地との間に、FET（143₁₁）（143₁₂）は
ライン（18b）と接地との間に、FET（142₁₁）（142₁₂）
はライン（18c）と接地との間に、FET（141₁₁）（14
1₁₂）はライン（18d）と接地との間に接続され、FET（1
44₁₁）〜（141₁₁）のゲートは、コンパレータ(3)からの
比較出力のうちの“14"を示す信号ラインに接続され、F
ET（144₁₂）〜（141₁₂）のゲートは、エラー信号発生回
路（14）の信号ライン（17a）に接続される。

そして、FET（144₂₁）（144₂₂）はライン（18a）と接地
との間に、FET（143₂₁）（143₂₂）はライン（18b）と接
地との間に、FET（142₂₁）（142₂₂）はライン（18c）と
接地との間に接続され、FET（144₂₁）〜（142₂₁）のゲ
ートは、コンパレータ(3)からの“14"を示す信号ライン
に接続され、FET（144₂₂）〜（142₂₂）のゲートは、信
号ライン（17b）に接続される。

さらに、FET（144₃₁）（144₃₂）はライン（18a）と接地
との間に、FET（143₃₁）（143₃₂）はライン（18b）と接
地との間に、FET（141₃₁）（141₃₂）はライン（18d）と
接地との間に接続され、FET（144₃₁）（143₃₁）（14
1₃₁）のゲートは、コンパレータ(3)からの“14"を示す
信号ラインに接続され、FET（144₃₂）（143₃₂）（14
1₃₂）のゲートは、信号ライン（17c）に接続される。

そして、コンパレータ(3)からの“14"を示す信号ライン
のレベルならびに信号ライン（17a）のレベルが共に
“H"となると、FET（144₁₁）〜（141₁₁）ならびにFET
（144₁₂）〜（141₁₂）がオンとなり、信号ライン（18
a）〜（18d）には“1111"つまり、“14"に“1"を加算し
た“15"を示すデータが得られる。

また、コンパレータ(3)からの“14"を示す信号ラインの
レベルならびに信号ライン（17b）のレベルが共に“H"
となると、FET（144₂₁）〜（142₂₁）ならびにFET（144
₂₂）〜（142₂₂）がオンとなり、信号ライン（18a）〜
（18d）には“1110"つまり“14"を示すデータが得られ
る。

さらに、コンパレータ(3)からの“14"を示す信号ライン
のレベルならびに信号ライン（17c）のレベルが共に
“H"となると、FET（144₃₁）（143₃₁）（141₃₁）ならび
にFET（144₃₂）（143₃₂）（141₃₂）がオンとなり、信号
ライン（18a）〜（18d）には“1101"つまり“14"から
“1"を減算した“13"を示すデータが得られる。

そして、コンパレータ(3)からの比較出力“13"〜“2"の
それぞれについて、上述と同様にして、直列接続された
一対のFETの複数組が信号ライン（18a）〜（18d）に、
“13＋１＝14"〜“２−１＝1"を示すデータが得られる
ように接続される。

つまり、コンパレータ(3)からの比較出力をエンコード
するとともに“1"を加算するためのFETについては、対
となったFETの一方のもののゲートには、コンパレータ
(3)からの比較出力の信号ラインが接続され、他方のFET
のゲートには“1"を加算するための信号ライン（17a）
が接続される。また、加減算を行なわないようにするた
めのFETについては、対となったFETの一方のもののゲー
トには比較出力の信号ラインが接続され、他方のFETの
ゲートには信号ライン（17b）が接続される。さらに、
比較出力に“1"を減算するためのFETについては、対と
なったFETの一方のもののゲートには比較出力の信号ラ
インが接続され、他方のFETのゲートには、“1"を減算
するための信号ライン（17c）が接続される。

また、コンパレータ(3)からの比較出力“1"“0"につい
ては、図示したように、FET（12₁₁）（12₁₂）（11₂₁）
（11₂₂）（1₁₁）（1₁₂）が接続される。

つまり、直列接続されたFET（12₁₁）（12₁₂）は信号ラ
イン（18c）と接地の間に接続され、FET（11₂₁）（1
1₂₂）は信号ライン（18d）と接地との間に接続される。
そしてFET（12₁₁）のゲートは比較出力“1"を示す信号
ラインに接続され、FET（12₁₁）のゲートは信号ライン
（17a）に接続され、両信号ラインのレベルがともに
“H"となると信号ライン（18a）〜（18d）には“0010"
つまり“2"を示す信号が得られる。またFET（11₂₁）の
ゲートは比較出力“1"を示す信号ラインに接続され、FE
T（11₂₂）のゲートは信号ライン（17b）に接続され、両
信号ラインのレベルがともに“H"となると信号ライン
（18a）〜（18d）には“0001"つまり“1"を示す信号が
得られる。

また直列接続されたFET（1₁₁）（1₁₂）は信号ライン（1
8d）と接地との間に接続され、FET（1₁₁）のゲートは比
較出力“0"を示す信号ラインに接続され、FET（1₁₂）の
ゲートは信号ライン（17a）に接続され、両信号ライン
のレベルがともに“H"となると信号ライン（18a）〜（1
8d）には“0001"つまり“1"を示す信号が得られる。

なお、上位データコンパレータ(3)からの比較出力が
“0"である場合には、信号ライン（18a）〜（18d）は
“0000"となるものである。

また、図面上、FET（154₁₁）〜（151₁₁），（154₁₂）〜
（151₁₂）の左側に配置されたFET（191）〜（194）は信
号▲▼によってオン・オフされて、エンコード及び
補正回路（19）の動作時には動作電圧を回路（19）に供
給し、回路（19）の非動作時には、動作電圧の供給を停
止するためものである。

〔発明の効果〕

こうして、この発明によれば、リニアリティの良好なAD
変換回路において、上位データコンパレータ(3)からの
比較出力に、“1"を加算した結果のエンコードデータを
得る手段、“0"を加算した結果のエンコードデータを得
る手段、及び“−1"を加算した結果のエンコードデータ
を得る手段を用意しておき、エラー信号発生回路（14）
からのエラー信号に応答して、上記エンコードデータを
得る手段のうちの１つを選択してエンコードデータを得
るようにして、コンパレータ(3)からの比較出力をエン
コードすると同時にエラー補正を行なうようにしている
ので、エンコード及びエラー補正回路の構成を簡単なも
のにすることができ、かつエンコード及びエラー補正の
処理を高速に行ない得る。

【図面の簡単な説明】

第１図はこの発明の一例の構成図、第２図，第３図及び
第４図は従来の技術の説明図である。（2₁）〜（2₂₅₆）は抵抗器、(3)は上位データコンパレ
ータ、(5)は下位データコンパレータ、（10₁）（10₂）
はエラー検出回路、（14）はエラー信号発生回路、（1
9）はエンコード及び補正回路である。

Claims

【特許請求の範囲】

【請求項１】任意の電位間に直列接続された複数の抵抗
器の所定の接続点から取出される電位を用いて、入力信
号の上位データを得る上位データコンパレータと、上記上位データの範囲を上下に所定量ずつ拡張し、この
拡張された範囲の、各抵抗器の接続点から取出される電
位を用いて上記入力信号の下位データを得る下位データ
コンパレータと、上記拡張された上下の所定量の範囲で上記下位データが
得られたとき、上記上位データを補正するための補正信
号を発生する回路と、上記上位データコンパレータからの上位データよりも
“1"だけ増加したデータをエンコードする手段と、上記
上位データよりも“0"だけ増加したデータをエンコード
する手段と、上記上位データよりも“−1"だけ増加した
データをエンコードする手段とを有し、上記補正信号の
発生回路からの補正信号に従って上記エンコードする手
段のうちの１つを選択することにより、エラー補正と同
時にエンコードされたデータを得るエンコード及びエラ
ー補正回路とを備えたAD変換回路。