JPH071887B2

JPH071887B2 - データ伝送方式

Info

Publication number: JPH071887B2
Application number: JP3188363A
Authority: JP
Inventors: 浩花島; 守基宮本; 浩三木村
Original assignee: Ikegami Tsushinki Co Ltd
Current assignee: Ikegami Tsushinki Co Ltd
Priority date: 1991-07-03
Filing date: 1991-07-03
Publication date: 1995-01-11
Anticipated expiration: 2010-01-11
Also published as: JPH0514416A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ伝送方式、特にＣ
ＰＵから出力されるパラレルデータをパラレルインター
フェースＩＣによってシリアルデータに変換して多数の
シリアル・パラレル変換ＩＣへ伝送し、これらのシリア
ル・パラレル変換ＩＣでパラレルデータに変換して周辺
機器へ伝送したり、多数の周辺機器からのパラレルデー
タをパラレル・シリアル変換ＩＣでシリアルデータに変
換してパラレルインターフェースＩＣへ伝送し、ここで
パラレルデータに変換してＣＰＵへ伝送する方式に関す
るものである。

【０００２】

【従来の技術】例えば、テレビ放送用のカメラにおいて
は、ペデスタルレベル、ガンマアンプゲイン、フレ
ア、ホワイトクリップ、ニーポイント、ニーレベルなど
の各種の項目を制御したり、オートアイリスのオン・オ
フ、フレアオン・オフ、ガンマ切替え、フィルタ切替え
などの動作を制御したり、絞り値、フィルタ位置、各種
スイッチの位置などを読み込んだり表示したりする制御
が行われている。

【０００３】これらの制御、動作状態の読み込みや表示
を行うに当たっては、カメラに設けたＣＰＵと各種機器
との間でデータの伝送を行うが、ＣＰＵからのシリアル
データをパラレルデータとして機器へ伝送したり、機器
からのパラレルデータをシリアルデータとしてＣＰＵへ
伝送する必要がある。このため、従来はＣＰＵ基板内に
設けたパラレルインターフェースＩＣを使用している。

【０００４】図１はＣＰＵからのパラレルデータを各種
の機器へシリアルデータとして出力する従来の構成を示
すもので、ＣＰＵ１を、ＣＰＵ基板２内に設けたパラレ
ルインターフェースＩＣ３に接続し、このパラレルイン
ターフェースを、シリアル・パラレル変換ＩＣ（以後Ｓ
／Ｐ変換ＩＣと略称する場合もある）４─１〜４─ｎに
接続し、これらのＳ／Ｐ変換ＩＣをそれぞれの機器５─
１〜５─ｎに接続している。パラレルインターフェース
ＩＣ３とＳ／Ｐ変換ＩＣ４─１〜４─ｎとの間では、デ
ータライン６およびクロックライン７を各Ｓ／Ｐ変換Ｉ
Ｃのデータ端子およびクロック端子に並列に接続すると
ともに書き込みライン８─１〜８─ｎを各Ｓ／Ｐ変換Ｉ
Ｃの書き込み端子に接続している。ＣＰＵ基板２内に設
けたＣＰＵ１とパラレルインターフェースＩＣ３は１個
のパッケージに納めて使用することもあるが、機能的に
は分けて考えることができる。

【０００５】パラレルインターフェースＩＣ３によりデ
ータライン６およびクロックライン７を介してデータお
よびクロックが全てのＳ／Ｐ変換ＩＣ４─１および４─
ｎに並列に送られた後、パラレルインターフェースＩＣ
によって選択された特定のＳ／Ｐ変換ＩＣ、例えばＳ／
Ｐ変換ＩＣ４─２に接続された書き込みライン８─２に
書き込み信号が出力され、このＳ／Ｐ変換ＩＣ４─２の
みが活性化され、先に伝送されたデータを関連する機器
５─２に伝送する。

【０００６】図２は各種機器１５─１〜１５─ｎからの
パラレルデータをＣＰＵ１へシリアルデータとして入力
する従来の伝送方式を示すもので、ＣＰＵ１を、ＣＰＵ
基板２内に設けたパラレルインターフェース１３に接続
し、このパラレルインターフェースを、各機器１５─１
〜１５─ｎに接続したパラレル・シリアル変換ＩＣ（Ｐ
／Ｓ変換ＩＣ）１４─１〜１４─ｎに接続する。この接
続の態様は、データライン１６およびクロックライン１
７はＰ／Ｓ変換ＩＣ１４─１〜１４─ｎに並列に接続す
るとともにチップセレクトライン１８─１〜１８─ｎを
各Ｐ／Ｓ変換ＩＣ１４─１〜１４─ｎのチップセレクト
端子にそれぞれ各別に接続する。

【０００７】各機器１５─１〜１５─ｎから出力される
パラレルデータは各Ｐ／Ｓ変換ＩＣ１４─１〜１４─ｎ
に伝送され、そこに一時的に蓄積される。その後、パラ
レルインターフェースＩＣ１３は特定のチップセレクト
ライン、例えば１８─２にチップセレクト信号を伝送
し、このチップセレクトラインに接続されているＰ／Ｓ
変換ＩＣ１４─２のみを活性化し、このＰ／Ｓ変換ＩＣ
に蓄積されているデータを、クロックライン１７を経て
ＣＰＵ１から伝送されるクロックの制御の下でシリアル
データに変換してデータライン１６を経て読み出し、Ｃ
ＰＵ１へ伝送するようにしている。

【０００８】

【発明が解決しようとする課題】上述したように、従来
のカメラにおいてはＣＰＵ基板２内に設けたパラレルイ
ンターフェースＩＣ３および１３と各種機器５─１〜５
─ｎおよび１５─１〜１５─ｎとの間には、それぞれ別
個の書き込みライン８─１〜８─ｎおよびチップセレク
トライン１８─１〜１８─ｎを接続しているので、ＣＰ
Ｕから出る各種制御線の本数が非常に多くなり、カメラ
の小型化に支障を来す問題がある。すなわち、データラ
イン６，１６およびクロックライン７，１７は全てのＳ
／Ｐ変換ＩＣ４─１〜４─ｎおよびＰ／Ｓ変換ＩＣ１４
─１〜１４─ｎに対して共通とすることができるが、書
き込みライン８─１〜８─ｎおよびチップセレクトライ
ン１８─１〜１８─ｎは各機器毎に設ける必要があるた
め、パラレルインターフェース３，１３とＳ／Ｐ変換Ｉ
Ｃ４−１〜４−ｎおよびＰ／Ｓ変換ＩＣ１４─１〜１４
─ｎとの間に接続される制御線の本数は非常に多くな
り、例えば８０本以上にも達するようになっている。

【０００９】上述したように全ての制御線はＣＰＵ基板
内に設けたパラレルインターフェースＩＣ３および１３
のピンに接続しているので、このピンの個数が非常に多
くなり、小型化できない問題がある。また、カメラの仕
様を変更したり、バージョンアップを図ろうとすると、
制御線を接続するためのピンが足りなくなり、容易に対
処できない問題もある。

【００１０】本発明は上述した問題を解決し、ＣＰＵと
各機器との間の制御線の本数を著しく少なくし、小型化
が可能であるとともに仕様の変更やバージョンアップに
も容易に対応できるデータ伝送方式を提供しようとする
ものである。

【００１１】

【課題を解決するための手段】本願の第１番目の発明に
よるデータ伝送方式は、ＣＰＵにパラレルインターフェ
ースＩＣを接続し、このパラレルインターフェースＩＣ
を複数の機器の各々に接続された複数のシリアル・パラ
レル変換ＩＣに接続し、ＣＰＵから出力されるパラレル
データをパラレルインターフェースＩＣでシリアルデー
タに変換して複数のシリアル・パラレル変換ＩＣに伝送
し、これらのシリアル・パラレル変換ＩＣでパラレルデ
ータに変換して複数の機器へ伝送するに当たり、前記パ
ラレルインターフェースＩＣに接続されたデータライ
ン、クロックラインおよび書き込みラインを前記複数の
シリアル・パラレル変換ＩＣに並列に接続し、前記パラ
レルインターフェースＩＣを介してＣＰＵから出力され
るデータに、当該データの受取先を指定する識別データ
を含めて伝送し、全てのシリアル・パラレル変換ＩＣに
おいてこのデータを、クロックラインを経て供給される
クロックの制御の下で受信して蓄積し、データ伝送の終
了時に書き込みラインを経て伝送される書き込み信号に
応答して全てのシリアル・パラレル変換ＩＣにおいてＣ
ＰＵから伝送されてきた受取先指定用の識別データと、
それぞれのシリアル・パラレル変換ＩＣに予め割り当て
られた識別データとを比較し、両者が一致したシリアル
・パラレル変換ＩＣのみを活性化してＣＰＵから伝送さ
れてきたシリアルデータをパラレルデータに変換して当
該シリアル・パラレル変換ＩＣに接続されている機器へ
伝送することを特徴とするものである。

【００１２】さらに本願の第２番目の発明によるデータ
伝送方式は、複数の機器から出力されるパラレルデータ
を、各機器にそれぞれ接続された複数のパラレル・シリ
アル変換ＩＣでシリアルデータに変換してパラレルイン
ターフェースＩＣに伝送し、このパラレルインターフェ
ースＩＣでパラレルデータに変換してＣＰＵへ伝送する
に当たり、前記パラレルインターフェースＩＣに接続さ
れたデータライン、クロックラインおよび書き込みライ
ンを前記複数のパラレル・シリアル変換ＩＣに並列に接
続し、前記複数の機器から出力されるパラレルデータを
それぞれのパラレル・シリアル変換ＩＣに蓄積し、ＣＰ
ＵからパラレルインターフェースＩＣおよびデータライ
ンを経て、ＣＰＵへデータを送出すべきパラレル・シリ
アル変換ＩＣを指定する識別データを全てのパラレル・
シリアル変換ＩＣへ伝送し、各パラレル・シリアル変換
ＩＣにおいてはこの識別データをクロックラインを経て
供給されるクロックの制御の下で受信して蓄積し、識別
データ伝送の終了時にＣＰＵからパラレルインターフェ
ースＩＣおよび書き込みラインを経て供給される書き込
み信号に応答してすべてのパラレル・シリアル変換ＩＣ
においてＣＰＵから伝送されてきた識別データとそれぞ
れのパラレル・シリアル変換ＩＣに予め割り当てられて
いる識別データとを比較し、両者が一致したパラレル・
シリアル変換ＩＣのみを活性化し、当該パラレル・シリ
アル変換ＩＣに接続されている機器から出力され、そこ
に蓄積されているパラレルデータをシリアルデータに変
換してデータラインおよびパラレルインターフェースＩ
Ｃを介してＣＰＵへ伝送することを特徴とするものであ
る。

【００１３】本願の第３番目の発明によるデータ伝送方
式は、ＣＰＵにパラレルインターフェースＩＣを接続
し、このパラレルインターフェースＩＣを複数の機器の
各々に接続された複数のシリアル・パラレル変換ＩＣに
接続し、ＣＰＵから出力されるパラレルデータをパラレ
ルインターフェースＩＣでシリアルデータに変換して複
数のシリアル・パラレル変換ＩＣに伝送し、これらのシ
リアル・パラレル変換ＩＣでパラレルデータに変換して
複数の機器へ伝送したり、複数の機器から出力されるパ
ラレルデータを、各機器にそれぞれ接続された複数のパ
ラレル・シリアル変換ＩＣでシリアルデータに変換して
前記パラレルインターフェースＩＣに伝送し、このパラ
レルインターフェースＩＣでパラレルデータに変換して
ＣＰＵへ伝送するに当たり、前記パラレルインターフェ
ースＩＣに接続されたデータライン、クロックラインお
よび書き込みラインを前記複数のシリアル・パラレル変
換ＩＣに並列に接続するとともに前記複数のパラレル・
シリアル変換ＩＣに並列に接続し、前記パラレルインタ
ーフェースＩＣを介してＣＰＵから出力されるデータ
に、当該データの受取先を指定する識別データを含めて
伝送し、全てのシリアル・パラレル変換ＩＣにおいてこ
のデータを、クロックラインを経て供給されるクロック
の制御の下で受信して蓄積し、データ伝送の終了時に書
き込みラインを経て伝送される書き込み信号に応答して
全てのシリアル・パラレル変換ＩＣにおいてＣＰＵから
伝送されて来た受取先指定用の識別データと、それぞれ
のシリアル・パラレル変換ＩＣに予め割り当てられた識
別データとを比較し、両者が一致したシリアル・パラレ
ル変換ＩＣのみを活性化してＣＰＵから伝送されてきた
シリアルデータをパラレルデータに変換して当該シリア
ル・パラレル変換ＩＣに接続されている機器へ伝送し、
前記複数の機器から出力されるパラレルデータをそれぞ
れのパラレル・シリアル変換ＩＣに蓄積し、ＣＰＵから
パラレルインターフェースＩＣおよびデータラインを経
てデータを送出すべきパラレル・シリアル変換ＩＣを指
定する識別データを全てのパラレル・シリアル変換ＩＣ
へ伝送し、各パラレル・シリアル変換ＩＣにおいてはこ
の識別データをクロックラインを経て供給されるクロッ
クの制御の下で受信して蓄積し、識別データ伝送の終了
時にＣＰＵからパラレルインターフェースＩＣおよび書
き込みラインを経て供給される書き込み信号に応答して
全てのパラレル・シリアル変換ＩＣにおいてＣＰＵから
伝送されて来た識別データとそれぞれのパラレル・シリ
アル変換ＩＣに予め割り当てられている識別データとを
比較し、両者が一致したパラレル・シリアル変換ＩＣの
みを活性化し、当該パラレル・シリアル変換ＩＣに接続
されている機器から供給され、そこに蓄積されているパ
ラレルデータをシリアルデータに変換してデータライン
およびパラレルインターフェースＩＣを介してＣＰＵへ
伝送することを特徴とするものである。

【００１４】

【作用】上述した第１〜第３番目の発明によるデータ伝
送方式によれば、ＣＰＵ基板内に設けられているパラレ
ルインターフェースＩＣと、複数の機器にそれぞれ接続
されている複数のシリアル・パラレル変換ＩＣおよび／
またはパラレル・シリアル変換ＩＣとの間には、それぞ
れ１本のデータライン、クロックラインおよび書き込み
ラインを接続するだけで良いので、これらの間の制御線
の本数を従来に比べて著しく少なくすることができ、し
たがってパラレルインターフェースＩＣのピン数を対応
して少なくすることができ、小型化が可能となるととも
に仕様の変更やバージョンアップなどに容易に対処する
ことができる。

【００１５】本発明によるデータ伝送方式の好適実施例
においては、前記パラレルインターフェースＩＣに接続
されているビジィラインを前記複数のパラレル・シリア
ル変換ＩＣに並列に接続し、何れかのパラレル・シリア
ル変換ＩＣにおいて、機器から供給されるデータが変化
したときに、このビジィラインおよびパラレルインター
フェースＩＣを経てビジィ信号をＣＰＵへ伝送し、ＣＰ
Ｕはこのビジィ信号を受けたときだけ前記識別信号を全
てのパラレル・シリアル変換ＩＣへ伝送するようにす
る。このように構成すると、ＣＰＵは機器からのデータ
が変化したときだけパラレル・シリアル変換ＩＣに記憶
されているデータを読み出せば良いので、ＣＰＵの負荷
を軽減することができる。

【００１６】

【実施例】図３は本発明によるデータ伝送方式の一実施
例の構成を示すブロック図である。本例においてはテレ
ビカメラに設けられている各種の機器の制御、動作状態
の読み込みや表示を行うものであるが、本発明はこのよ
うな用途に限定されるものではなく、例えばＶＴＲ、テ
レビモニタなどマイクロコンピュータを内蔵している機
器であればどのようなものにも適用できる。テレビカメ
ラに適用する場合には、大別して２通りの使用方法があ
る。その１つは、テレビカメラと外部とのデータの入出
力を行うもので、ゲイン切替えスイッチ、カラーバーの
オン・オフスイッチ、オートホワイトバランスのチャネ
ル切替えスイッチ、オートホワイトバランスのスタート
スイッチ、フィルタ切替えスイッチ、シャッタ切替えス
イッチ、モニタセレクトスイッチなどの外部のスイッチ
の状態を読み込んだり、タリーランプ、フィルタポジシ
ョンインディケータランプ、シャッタポジションインデ
ィケータランプなどの各種ランプの点滅を制御するもの
である。また、もう１つは、カメラ内部の制御や動作状
態の読み込みであり、例えばプリアンプや画像を加工す
るプロセスアンプなどの制御やこれらのアンプの状態を
読み込むものである。例えば、オートホワイトバランス
の切替えでは、１つのスタジオ内に複数のセットが組ま
れているような場合、各セットに対して事前にホワイト
バランスの状態を記憶しておき、セット間でカメラを移
動するときにスイッチの切替えを行うことによって微妙
なホワイトバランスの調整をその都度行う手間を省くこ
とができる。

【００１７】図３に示すようにＣＰＵ２１を、その基板
内の設けられているパラレルインターフェースＩＣ２２
に接続し、このパラレルインターフェースＩＣを複数の
シリアル・パラレル変換ＩＣ２３─１〜２３─ｎに接続
し、これらのシリアル・パラレル変換ＩＣをそれぞれの
機器２４─１〜２４─ｎに接続する。また、パラレルイ
ンターフェースＩＣ２２はさらに複数のパラレル・シリ
アル変換ＩＣ２５─１〜２５─ｎに接続し、これらのパ
ラレル・シリアル変換ＩＣをそれぞれの機器２６─１〜
２６─ｎに接続する。

【００１８】本発明においては、パラレルインターフェ
ースＩＣ２２に接続されたデータ出力用のデータライン
２７、クロックライン２８および書き込みライン２９を
複数のシリアル・パラレル変換ＩＣ２３─１〜２３─ｎ
に並列に接続し、パラレルインターフェースＩＣ２２に
接続されたデータ入力用のデータライン３０、クロック
ライン３１および書き込みライン３２を複数のパラレル
・シリアル変換ＩＣ２５─１〜２５─ｎに並列に接続す
る。データ出力用のデータライン２７はパラレルインタ
ーフェースＩＣ２２から複数のシリアル・パラレル変換
ＩＣ２３─１〜２３─ｎに向けて一方向へデータを伝送
するもので良いが、データ入力用のデータライン３０は
パラレルインターフェースＩＣと複数のパラレル・シリ
アル変換ＩＣ２５─１〜２５─ｎとの間で両方向のデー
タ伝送を行うことができるものである。さらに、本例に
おいてはパラレルインターフェースＩＣ２２に接続され
たビジィライン３３を複数のパラレル・シリアル変換Ｉ
Ｃ２５─１〜２５─ｎに並列に接続する。

【００１９】次に、図３に示すデータ伝送方式の動作を
説明するが、先ず最初にＣＰＵ２１から機器２４─１〜
２４─ｎへデータを伝送する場合について図４に示す信
号波形図をも参照して説明する。先ず、ＣＰＵ２１は図
４Ａに示すようなデータを、パラレルインターフェース
ＩＣ２２およびデータライン２７を経て全てのシリアル
・パラレル変換ＩＣ２３─１〜２３─ｎへ伝送する。こ
のデータはｍビットの伝送データＤＴと、ｋビットの識
別データＩＤとで構成されている。識別データＩＤは、
この伝送データＤＴの受取先を指定するものであり、各
シリアル・パラレル変換ＩＣ２３─１〜２３─ｎにはそ
れぞれ特定の識別データが与えられている。

【００２０】図５はシリアル・パラレル変換ＩＣ２３─
１〜２３─ｎの各々の詳細な構成を示すブロック図であ
る。シリアル・パラレル変換ＩＣ２３─１〜２３─ｎの
各々はシフトレジスタ４１、コンパレータ４２、ラッチ
４３および識別データ設定ユニット４４を具えており、
データライン２７およびクロックライン２８はシフトレ
ジスタ４１のそれぞれデータおよびクロック入力端子に
接続し、書き込みライン２９はコンパレータ４２の制御
端子に接続する。識別データ設定ユニット４４は、個々
のシリアル・パラレル変換ＩＣ２３─１〜２３─ｎに予
め割り当てられている識別データを発生するように設定
されている。

【００２１】図４Ａに示すように、ＣＰＵ２１からパラ
レルインターフェースＩＣ２２を経由してデータライン
２７に出力される伝送データＤＴ（Ｄ１〜Ｄｍ）および
識別データＩＤ（ＣＳ１〜ＣＳｋ）は、図４Ｂに示すよ
うにＣＰＵからパラレルインターフェースＩＣ２２を経
由し、さらにクロックライン２８を経て同時に供給され
るクロックに同期して全てのシリアル・パラレル変換Ｉ
Ｃ２３─１〜２３─ｎへ供給され、それぞれのシフトレ
ジスタ４１に一時的に蓄積される。伝送データＤＴ（Ｄ
１〜Ｄｍ）および識別データＩＤ（ＣＳ１〜ＣＳｋ）が
出力されていないときは、クロックも供給されない。こ
のデータの伝送の終了後、図４Ｃに示すように書き込み
ライン２９を経て書き込み信号が全てのシリアル・パラ
レル変換ＩＣ２３─１〜２３─ｎへ同時に供給される。

【００２２】各シリアル・パラレル変換ＩＣ２３─１〜
２３─ｎにおいては、書き込み信号に応答してシフトレ
ジスタ４１に記憶されている伝送データＤＴおよび識別
データＩＤの内、予め識別データＩＤのビット数が判っ
ているので識別データＩＤのみを分離してコンパレータ
４２の一方の入力端子へ読み出す。コンパレータ４２の
他方の入力端子には識別データ設定ユニット４４からそ
れぞれのシリアル・パラレル変換ＩＣに対して予め割り
当てられた識別データが供給されており、コンパレータ
はこれらの入力端子に供給されている識別データを比較
する。この比較の結果、何れか一つのシリアル・パラレ
ル変換ＩＣ、例えはシリアル・パラレル変換ＩＣ２３─
２においてＣＰＵ２１から伝送されて来た識別データＩ
Ｄと予め設定されている識別データとが一致し、そのコ
ンパレータ４２はラッチ４３へ信号を送り、シフトレジ
スタ４１に記憶されている伝送データＤＴがラッチされ
る。シフトレジスタ４１およびラッチ４３はこの信号に
応答してシフトレジスタに蓄積されている伝送データＤ
Ｔをラッチへ読み込み、これを当該シリアル・パラレル
変換ＩＣ２３─２に接続されている機器２４─２へｍビ
ットのパラレルデータとして伝送する。

【００２３】このように、本願の第１番目の発明におい
ては、ＣＰＵ２１から出力される伝送データＤＴに、こ
のデータの受取先を指定する識別データＩＤを付加して
全てのシリアル・パラレル変換ＩＣ２３─１〜２３─ｎ
へ伝送してそこに一時的に蓄積し、各シリアル・パラレ
ル変換ＩＣにおいては受信したデータに付加されている
識別データＩＤを、各シリアル・パラレル変換ＩＣに予
め割り当てられている識別データとを比較し、両者が一
致したシリアル・パラレル変換ＩＣのみを活性化させ
て、蓄積している伝送データＤＴを関連する機器へパラ
レルデータとして伝送するものであるから、パラレルイ
ンターフェースＩＣ２２と複数のパラレル・シリアル変
換ＩＣ２３─１〜２３─ｎとの間には、それぞれ１本の
データライン２７、クロックライン２８および書き込み
ライン２９を接続するだけで良く、パラレルインターフ
ェースＩＣのピン数を減らすことができ、小型化を達成
することができる。

【００２４】次に、各機器２６─１〜２６─ｎからパラ
レルインターフェースＩＣ２２を介してＣＰＵ２１へデ
ータを伝送する場合の動作を、図６に示す信号波形図お
よび図７に示すパラレル・シリアル変換ＩＣ２５─１〜
２５─ｎの詳細ブロック図をも参照して説明する。

【００２５】図３のパラレル・シリアル変換ＩＣ２５─
１〜２５─ｎの各々は、図７に示すように、入出力制御
回路５１、第１シフトレジスタ５２、第２シフトレジス
タ５３、第１コンパレータ５４、識別データ設定ユニッ
ト５５、ラッチ５６および第２コンパレータ５７を具え
る。データライン３０は入出力制御回路５１のデータ出
力端子に接続するとともに第２シフトレジスタ５３のデ
ータ入力端子に接続し、クロックライン３１は第１およ
び第２のシフトレジスタ５２および５３のクロック入力
端子に接続し、書き込みライン３２は第１コンパレータ
５４の制御端子に接続する。また、ビジィライン３３は
第２コンパレータ５７の出力端子に接続する。

【００２６】パラレル・シリアル変換ＩＣ２５─１〜２
５─ｎのそれぞれに接続された機器２６─１〜２６─ｎ
から出力されるパラレルデータはデータバス５８を経て
ラッチ５６および第２コンパレータ５７に供給されてい
る。ＣＰＵ２１が所定の機器のデータを読み出す場合に
は、先ず図６Ａに示すようにデータライン３０を経て所
定の機器に接続されているパラレル・シリアル変換Ｉ
Ｃ、例えばパラレル・シリアル変換ＩＣ２５─２に予め
割り当てられているｋビットの識別データＩＤを伝送す
る。データライン３０は全てのパラレル・シリアル変換
ＩＣ２５─１〜２５─ｎに並列に接続されているので、
この識別データＩＤは全てのパラレル・シリアル変換Ｉ
Ｃに供給される。この場合、全てのパラレル・シリアル
変換ＩＣ２５─１〜２５─ｎの入出力制御回路５１は、
第１コンパレータ５４からの信号によって入力モードに
設定されているので、識別データＩＤは、図６Ｂに示す
ようにＣＰＵ２１からパラレルインターフェースＩＣ２
２を経由し、さらにクロックライン３１を経て同時に伝
送されるクロックに同期して全てのパラレル・シリアル
変換ＩＣ２５─１〜２５─ｎの第２シフトレジスタ５３
に蓄積される。

【００２７】図６Ｃに示すように、識別データＩＤの伝
送の終了後、書き込みライン３２を経て書き込み信号が
伝送されると、全てのパラレル・シリアル変換ＩＣ２５
─１〜２５─ｎにおいては、第２シフトレジスタ５３に
蓄積され、第１コンパレータ５４の一方の入力端子に常
時供給されている識別データＩＤを、識別データ設定ユ
ニット５５から他方の入力端子に常時供給されている識
別データと比較する。この比較の結果、何れか１つのパ
ラレル・シリアル変換ＩＣ、本例ではパラレル・シリア
ル変換ＩＣ２５─２の第１コンパレータ５４が一致信号
を出力し、このパラレル・シリアル変換ＩＣのみを活性
化する。図６Ｂに示すクロックの立ち上がりで、ＣＰＵ
２１から出力される識別データＩＤ（ＣＳ１〜ＣＳｋ）
を第１シフトレジスタ５３が読み込むが、このクロック
の立ち上がりの位置は、例えば識別データの第２番目の
ビットＣＳ２に注目すると、ＣＳ２が出力されている期
間ならばいつでも良いが、通常はＣＳ２の出力期間の中
央でクロックを立ち上げるようにしている。識別データ
ＩＤの最終ビットＣＳｋの出力が完了すると、クロック
はＨレベルを保持し、図６Ｃに示す書き込み信号の立ち
上がりから１／２周期遅れて立ち下がり、再びクロック
を出力するようになる。図６Ｄに示す伝送データＤＴの
最初のビットＤ１は、書き込み信号の立ち上がりで入出
力制御回路５１から出力され、第２番目以降のビットＤ
２〜Ｄｍはクロックの立ち上がりで出力される。書き込
み信号が立ち下がると入出力制御回路５１はハイインピ
ーダンスとなり、データを出力しなくなる。クロックの
立ち下がりは、例えば第２番目のビットＤ２に注目する
と、このビットが出力されている期間のどこでも良い
が、通常は出力期間の中央で立ち下げるようにしてい
る。すなわち、ビットＤ２〜Ｄｍの期間のクロックはデ
ューティ５０％のパルスとなる。

【００２８】パラレル・シリアル変換ＩＣ２５─２にお
いて第１コンパレータ５４から一致信号が出力される
と、ラッチ５６はその時点において機器２６─２から供
給されているパラレルデータをラッチする。このパラレ
ルデータはさらにラッチ５６から第１のシフトレジスタ
５２に供給され、ここに一時的に蓄積される。第１コン
パレータ５４から一致信号が出力されると、入出力制御
回路５１に供給されている信号も変化し、この入出力制
御回路を出力モードに切換える。したがって、図６Ｄに
示すように第１シフトレジスタ５２に蓄積されているパ
ラレルデータはｍビットのシリアル伝送データＤＴに変
換され、クロックライン３１を経て供給されるクロック
に同期してデータライン３０を経てＣＰＵ２１へ伝送さ
れる。図６Ｃに示すように書き込み信号がＨレベルから
Ｌレベルへ立ち下がると入出力制御回路５１は入力モー
ドに戻る。出力制御回路５１は入力モードの場合、ハイ
インピーダンスとなっており、出力モードの場合は、信
号を出力できる状態となる。

【００２９】このように、本願の第２番目の発明におい
ては、ＣＰＵ２１からデータライン３０を経て伝送され
る識別データＩＤを、各パラレル・シリアル変換ＩＣ２
５─１〜２５─ｎにおいて自己に割り当てられている識
別データと比較し、両者が一致したパラレル・シリアル
変換ＩＣのみを活性化してそのパラレル・シリアル変換
ＩＣに接続されている機器から供給されるパラレルデー
タをシリアルデータに変換してＣＰＵで伝送するように
構成したものであり、ＣＰＵ２１の基板内に設けたパラ
レルインターフェースＩＣ２２と複数のパラレル・シリ
アル変換ＩＣ２５─１〜２５─ｎとの間の制御線をそれ
ぞれ１本のデータライン３０、クロックライン３１およ
び書き込みライン３２のみとすることができ、パラレル
インターフェースＩＣのピン数を少なくすることができ
る。

【００３０】本実施例においては、パラレルインターフ
ェースＩＣ２２と複数のパラレル・シリアル変換ＩＣ２
５─１〜２５─ｎとの間にビジィライン３３を設け、機
器２６─１〜２６─ｎの何れかから供給されているデー
タが変化したときに、このビジィラインを経てビジィ信
号をＣＰＵ２１へ伝送し、ＣＰＵはこれに応答して上述
したようにしてパラレル・シリアル変換ＩＣ２５─１〜
２５─ｎを順次に読み出すように構成することによって
ＣＰＵの負荷を軽減するようにしている。

【００３１】すなわち、図７に示すように各パラレル・
シリアル変換ＩＣ２５─１〜２５─ｎにおいてはラッチ
５６に取り込んだデータを第２コンパレータ５７の一方
の入力端子に供給するとともにこの第２コンパレータの
他方の入力端子には機器２６─１〜２６─ｎから供給さ
れるパラレルデータを供給するようにしている。第２コ
ンパレータ５７はこれらのデータを常時比較しており、
両者が一致するときは第２コンパレータの出力をハイイ
ンピーダンスにする。ビジィライン３３はプルアップさ
れているためＨレベルになっている。機器からのデータ
が変化してラッチ５６にラッチされているデータと機器
からのパラレルデータとが一致しなくなるとＬレベルの
ビジィ信号を出力するようになる。この場合、第２コン
パレータ５７の出力はオープンドレインタイプの出力と
なっているので、全てのパラレル・シリアル変換ＩＣ２
５─１〜２５─ｎからのビジィ信号を１本のビジィライ
ン３３を経てパラレルインターフェースＩＣ２２へ伝送
することができる。

【００３２】したがって、ビジィライン３３に現れるビ
ジィ信号のレベルをＣＰＵ２１で監視し、このビジィ信
号のレベルがＨレベルからＬレベルに変化したときに、
上述したようにＣＰＵはデータライン３０に識別データ
ＩＤを伝送し、順次のパラレル・シリアル変換ＩＣ２５
─１〜２５─ｎからデータを読み出すようにすることに
よって、機器から出力されるデータの変化の有無に関係
無く定期的にパラレル・シリアル変換ＩＣ２５─１〜２
５─ｎからデータを読み出す場合に比べてＣＰＵ２１の
負荷を軽くすることができる。

【００３３】図８は本願の第３番目の発明によるデータ
伝送方式の構成を示すブロック図である。この第３番目
の発明においては、ＣＰＵから各機器へのデータの伝送
および各機器からＣＰＵへのデータの伝送を、基本的に
３本の制御線で行うように構成したものである。

【００３４】図８に示すようにＣＰＵ６１の基板内に設
けたパラレルインターフェースＩＣ６２を複数のシリア
ル・パラレル変換ＩＣ６３─１〜６３─ｎに接続し、こ
れらのシリアル・パラレル変換ＩＣをそれぞれの機器６
４─１〜６４─ｎに接続するとともにパラレルインター
フェースＩＣを複数のパラレル・シリアル変換ＩＣ６５
─１〜６５─ｎに接続し、これらのパラレル・シリアル
変換ＩＣをそれぞれの機器６６─２〜６６─ｎに接続す
る。パラレルインターフェースＩＣ６２に接続されたそ
れぞれ１本のデータライン６７、クロックライン６８お
よび書き込みライン６９をシリアル・パラレル変換ＩＣ
６３─１〜６３─ｎおよびパラレル・シリアル変換ＩＣ
６５─１〜６５─ｎに並列に接続する。

【００３５】図９は本例のデータ伝送方式の動作を示す
信号波形図であり、図１０は本例のシリアル・パラレル
変換ＩＣ６３─１〜６３─ｎの構成を示すものである。
シリアル・パラレル変換ＩＣは第１のシフトレジスタ７
１、第２のシフトレジスタ７２、コンパレータ７３、識
別データ設定ユニット７４およびラッチ７５を具えてお
り、データライン６７は第１および第２のシフトレジス
タ７１および７２の入力端子に接続し、書き込みライン
６９はコンパレータ７３の制御端子に接続する。

【００３６】先ず、ＣＰＵ６１から特定の機器へデータ
を伝送する場合には、図９Ａに示すようにＣＰＵは伝送
データＤＴに識別データＩＤを付加したデータを伝送す
る。前例では、識別データＩＤは伝送データＤＴの後に
付加したが、本例では伝送データの前に付加する。この
ように本発明においては、識別データと伝送データとを
分離できるものであれば、その位置関係はどのようなも
のでも良い。

【００３７】ＣＰＵ６１から伝送される識別データＩＤ
は、図９Ｂに示すようにクロックライン６８を経て伝送
されるクロックの制御の下で全てのシリアル・パラレル
変換ＩＣ６３─１〜６３─ｎの第２シフトレジスタ７２
に蓄積する。識別データＩＤの読み込みタイミングは図
６Ａ〜Ｄについて説明したところと同様である。図９Ｃ
に示すようにｋビットの識別データＩＤの伝送が終了し
た時点で書き込みライン６９を経て伝送される書き込み
信号がＬレベルからＨレベルに立ち上がるのに応答し
て、全てのシリアル・パラレル変換ＩＣ６３─１〜６３
─ｎのコンパレータ７３を動作させ、第２シフトレジス
タ７２に蓄積されている識別データＩＤと、識別データ
設定ユニット７４から供給される識別データとを比較す
る。

【００３８】この比較の結果として何れか１つのシリア
ル・パラレル変換ＩＣ、例えばシリアル・パラレル変換
ＩＣ６３─２のコンパレータ７３が一致信号を出力す
る。この一致信号が第１シフトレジスタ７１に供給され
ると、この第１シフトレジスタはＣＰＵ６１から引き続
いて供給されるｍビットの伝送データＤＴをクロックの
制御の下で一時的に蓄積する。すなわち、図９Ｃに示す
書き込み信号の立ち上がりで、選択されたシリアル・パ
ラレル変換ＩＣの第１シフトレジスタ７１が活性化さ
れ、伝送データＤＴ（Ｄ１〜Ｄｍ）を受け取る。

【００３９】図９Ｃに示すように伝送データＤＴの伝送
の終了時に書き込み信号はＬレベルへ立ち下がるが、こ
の立ち下がりに応答して第１シフトレジスタ７１は不活
性となり、そこに蓄積されている伝送データＤＴをパラ
レルデータとしてラッチ７５に取り込み、さらにこのシ
リアル・パラレル変換ＩＣ６３─２に接続されている機
器６４─２へパラレルデータとして伝送する。このよう
にしてＣＰＵ６１から出力され、所定の機器での受取が
指定されたシリアル伝送データＤＴを所定の機器６４─
２にパラレルデータとして伝送することができる。

【００４０】機器６６─１〜６６─ｎからのパラレルデ
ータをＣＰＵ６１へシリアルデータとして伝送する動作
は上述した実施例と同様であるので、その説明は省略す
る。また、本例においてもパラレルインターフェースＩ
Ｃ６２に接続された１本のビジィライン７０を全てのパ
ラレル・シリアル変換ＩＣ６５─１〜６５─ｎに並列に
接続し、機器６６─１〜６６─ｎの何れかにおいてデー
タが変化したときだけＣＰＵ６１はデータの読み込みを
行うようにしているが、その動作の説明も前例と同様で
あるので省略する。

【００４１】このように本願の第３番目の発明によれ
ば、ＣＰＵ６１の基板内に設けられたパラレルインター
フェースＩＣ６２と、複数のシリアル・パラレル変換Ｉ
Ｃ６３─１〜６３─ｎおよび複数のパラレル・シリアル
変換ＩＣ６５─１〜６５─ｎとの間にそれぞれ１本のデ
ータライン６７、クロックライン６８および書き込みラ
イン６９を設けるだけで良いので、パラレルインターフ
ェースＩＣのピン数を前例に比較してさらに少なくする
ことができる。

【００４２】図１１は図１０に示したコンパレータ７３
および識別データ設定ユニット７４の一例の詳細な構成
を示す回路図であり、本例では識別データＩＤを４ビッ
トで構成したものである。識別データ設定ユニット７４
には４個のスイッチ７４─１〜７４─４を設け、これら
のスイッチの一方の入力端子をそれぞれ抵抗７４─５〜
７４─８を介して電源に接続し、他方の入力端子を共通
に接地し、識別データの各ビットをＨレベルまたはＬレ
ベルに設定することができるように構成する。

【００４３】コンパレータ７３は４個のイクスクルーシ
ブ・ノアゲート７３─１〜７３─４を設け、それらの一
方の入力端子をスイッチ７４─１〜７４─４の出力端子
にそれぞれ接続し、他方の入力端子は第２シフトレジス
タ７２の出力端子にそれぞれ接続する。また、４個のイ
クスクルーシブ・ノアゲート７３─１〜７３─４の出力
端子はアンドゲート７３─５に接続する。

【００４４】識別データ設定ユニット７４のスイッチ７
４─１〜７４─４で設定した識別データの４つのビット
と、第２シフトレジスタ７２に蓄積された識別データの
４つのビットが一致すると、４個のイクスクルーシブ・
ノアゲート７３─１〜７３─４の出力は全てＨレベルと
なり、したがってアンドゲート７３─５の出力はＨレベ
ルとなる。これに対し、識別データの内の１ビットでも
相違しているとアンドゲート７３─５の出力はＬレベル
となる。このようにして、ＣＰＵから伝送されてくる識
別データが予め割り当てられている識別データと一致す
るか否かを判断することができる。図１１に示した回路
は図７に示す第１コンパレータ５４および識別データ設
定ユニット５５にも適用できることは勿論である。

【００４５】本発明は上述した実施例にのみ限定される
ものではなく、幾多の変更や変形が可能である。例え
ば、上述した実施例においては機器からＣＰＵへデータ
を伝送する場合、何れかの機器から出力されるデータが
変化したときだけ、ＣＰＵはデータの読み込み動作を行
うように構成したが、所定の周期で全ての機器のデータ
を順番に読み出すように構成することもでき、この場合
にはパラレル・シリアル変換ＩＣとパラレル・シリアル
変換ＩＣとの間に接続したビジィラインは不要となり、
制御線の本数をさらに減らすことができる。

【００４６】また、ＣＰＵからデータを機器へ伝送する
場合、全ての機器に同じデータを伝送することがあるよ
うな場合には、識別データに１ビット追加し、このビッ
トが立っている場合には全ての機器に接続されているシ
リアル・パラレル変換ＩＣを同時に活性化し、伝送デー
タを同時に全ての機器に伝送するようにしても良い。

【００４７】

【発明の効果】上述した本願の第１番目の発明によれ
ば、ＣＰＵから出力されるパラレルデータをパラレルイ
ンターフェースＩＣでシリアルデータに変換してシリア
ル・パラレル変換ＩＣへ伝送し、このシリアル・パラレ
ル変換ＩＣでパラレルデータに変換して所定の機器へ伝
送するに当たり、ＣＰＵ基板内に設けたパラレルインタ
ーフェースＩＣと各機器に接続されたシリアル・パラレ
ル変換ＩＣとの間には、それぞれ１本のデータライン、
クロックラインおよび書き込みラインを接続するだけで
あり、また第２番目の発明においては多数の機器から出
力されるパラレルデータをパラレル・シリアル変換ＩＣ
でシリアルデータに変換してパラレルインターフェース
ＩＣへ伝送し、このパラレルインターフェースＩＣでパ
ラレルデータに変換してＣＰＵへ伝送するに当たり、各
機器に接続されたパラレル・シリアル変換ＩＣとパラレ
ルインターフェースＩＣとの間にはそれぞれ１本のデー
タライン、クロックラインおよび書き込みラインを接続
するだけであり、さらに本願の第３番目の発明において
は、ＣＰＵからのパラレルデータをパラレルインターフ
ェースＩＣでシリアルデータに変換して複数のシリアル
・パラレル変換ＩＣに伝送し、これらのシリアル・パラ
レル変換ＩＣでパラレルデータに変換して複数の機器に
パラレルデータとして伝送するとともに各機器からのパ
ラレルデータをパラレル・シリアル変換ＩＣでシリアル
データに変換してパラレルインターフェースＩＣへ伝送
し、このパラレルインターフェースＩＣでパラレルデー
タに変換してＣＰＵへ伝送するに当たり、パラレルイン
ターフェースＩＣとシリアル・パラレル変換ＩＣおよび
パラレル・シリアル変換ＩＣとの間には、それぞれ１本
のデータライン、クロックラインおよび書き込みライン
を接続するだけであるので、パラレルインターフェース
ＩＣのピン数を従来に比べて著しく少なくすることがで
き、したがって小型化が可能となる。また、仕様の変更
やバージョンアップなどに対してもピン数を増やすこと
なく容易に対処することができる。さらに、多数の機器
から出力されるデータをＣＰＵへ伝送する場合、各機器
に接続したパラレル・シリアル変換ＩＣとパラレルイン
ターフェースＩＣとの間に１本のビジィラインを追加
し、何れかの機器のデータが変化したときだけＣＰＵが
データの読み込みを行うようにした実施例においては、
ＣＰＵの負荷を軽減することができる。

【図面の簡単な説明】

【図１】図１はＣＰＵから機器へデータを伝送する従来
のデータ伝送方式の構成を示すブロック図である。

【図２】図２は機器からＣＰＵでデータを伝送する従来
のデータ伝送方式の構成を示すブロック図である。

【図３】図３は本発明によるデータ伝送方式の一実施例
の構成を示すブロック図である。

【図４】図４はＣＰＵから機器へデータを伝送する動作
を説明するための信号波形図である。

【図５】図５はシリアル・パラレル変換ＩＣの一例の詳
細な構成を示すブロック図である。

【図６】図６は機器からＣＰＵへデータを伝送する動作
を説明するための信号波形図である。

【図７】図７はパラレル・シリアル変換ＩＣの一例の詳
細な構成を示すブロック図である。

【図８】図８は本発明によるデータ伝送方式の他の実施
例の構成を示すブロック図である。

【図９】図９は同じくその動作を説明するための信号波
形図である。

【図１０】図１０は同じくそのシリアル・パラレル変換
ＩＣの詳細な構成を示すブロック図である。

【図１１】図１０は同じくそのコンパレータおよび識別
データ設定ユニットの詳細な構成を示す回路図である。

【符号の説明】

２１ＣＰＵ２２パラレルインターフェースＩＣ２３−１〜２３−ｎシリアル・パラレル変換ＩＣ２４−１〜２４−ｎ機器２５−１〜２５−ｎパラレル・シリアル変換ＩＣ２６−１〜２６−ｎ機器２７，３０データライン２８，３１クロックライン２９．３２書き込みライン３３ビジィラインＤＴ伝送データＩＤ識別データ４１シフトレジスタ４２コンパレータ４３ラッチ４４識別データ設定ユニット５１入出力制御回路５２第１シフトレジスタ５３第２シフトレジスタ５４第１コンパレータ５５識別データ設定ユニット５６ラッチ５７第２コンパレータ６１ＣＰＵ６２パラレルインターフェースＩＣ６３−１〜６３−ｎシリアル・パラレル変換ＩＣ６４−１〜６４−ｎ機器６５−１〜６５−ｎパラレル・シリアル変換ＩＣ６６−１〜６６−ｎ機器６７データライン６８クロックライン６９書き込みライン７０ビジィライン７１第１シフトレジスタ７２第２シフトレジスタ７３コンパレータ７３−１〜７３−４イクスクルーシブ・ノアゲート７３−５アンドゲート７４識別データ設定ユニット７４−１〜７４−４スイッチ７４−５〜７４−８抵抗７５ラッチ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵにパラレルインターフェースＩＣ
を接続し、このパラレルインターフェースＩＣを複数の
機器の各々に接続された複数のシリアル・パラレル変換
ＩＣに接続し、ＣＰＵから出力されるパラレルデータを
前記パラレルインターフェースＩＣでシリアルデータに
変換して前記複数のシリアル・パラレル変換ＩＣに伝送
し、これらのシリアル・パラレル変換ＩＣでさらにパラ
レルデータに変換して複数の機器へ伝送するに当たり、
前記パラレルインターフェースＩＣに接続されたデータ
ライン、クロックラインおよび書き込みラインを前記複
数のシリアル・パラレル変換ＩＣに並列に接続し、前記
パラレルインターフェースＩＣを介してＣＰＵから出力
されるデータに、当該データの受取先を指定する識別デ
ータを含めて伝送し、全てのシリアル・パラレル変換Ｉ
Ｃにおいてこのデータを、クロックラインを経て供給さ
れるクロックの制御の下で受信して蓄積し、データ伝送
の終了時に書き込みラインを経て伝送される書き込み信
号に応答して全てのシリアル・パラレル変換ＩＣにおい
てＣＰＵから伝送されて来た受取先指定用の識別データ
と、それぞれのシリアル・パラレル変換ＩＣに予め割り
当てられた識別データとを比較し、両者が一致したシリ
アル・パラレル変換ＩＣのみを活性化してＣＰＵから伝
送されて来たシリアルデータをパラレルデータに変換し
て当該シリアル・パラレル変換ＩＣに接続されている機
器へ伝送することを特徴とするデータ伝送方式。
【請求項２】複数の機器から出力されるパラレルデー
タを、各機器にそれぞれ接続された複数のパラレル・シ
リアル変換ＩＣでシリアルデータに変換してパラレルイ
ンターフェースＩＣへ伝送し、このパラレルインターフ
ェースＩＣでパラレルデータに変換してＣＰＵへ伝送す
るに当たり、前記パラレルインターフェースＩＣに接続
されたデータライン、クロックラインおよび書き込みラ
インを前記複数のパラレル・シリアル変換ＩＣに並列に
接続し、前記複数の機器から出力されるパラレルデータ
をそれぞれのパラレル・シリアル変換ＩＣに蓄積し、Ｃ
ＰＵからパラレルインターフェースＩＣおよびデータラ
インを経て、ＣＰＵへデータを送出すべきパラレル・シ
リアル変換ＩＣを指定する識別データを全てのパラレル
・シリアル変換ＩＣへ伝送し、各パラレル・シリアル変
換ＩＣにおいてはこの識別データをクロックラインを経
て供給されるクロックの制御の下で受信して蓄積し、識
別データ伝送の終了時にＣＰＵからパラレルインターフ
ェースＩＣおよび書き込みラインを経て供給される書き
込み信号に応答して全てのパラレル・シリアル変換ＩＣ
においてＣＰＵから伝送されて来た識別データとそれぞ
れのパラレル・シリアル変換ＩＣに予め割り当てられて
いる識別データとを比較し、両者が一致したパラレル・
シリアル変換ＩＣのみを活性化し、当該パラレル・シリ
アル変換ＩＣに接続されている機器から出力され、そこ
に蓄積されているパラレルデータをシリアルデータに変
換してデータラインおよびパラレルインターフェースＩ
Ｃを介してＣＰＵへ伝送することを特徴とするデータ伝
送方式。
【請求項３】ＣＰＵにパラレルインターフェースＩＣ
を接続し、このパラレルインターフェースＩＣを複数の
機器の各々に接続された複数のシリアル・パラレル変換
ＩＣに接続し、ＣＰＵから出力されるパラレルデータを
前記パラレルインターフェースＩＣでシリアルデータに
変換して前記複数のシリアル・パラレル変換ＩＣへ伝送
し、これらのシリアル・パラレル変換ＩＣでさらにパラ
レルデータに変換して複数の機器へ伝送したり、複数の
機器から出力されるパラレルデータを、各機器にそれぞ
れ接続されたパラレル・シリアル変換ＩＣでシリアルデ
ータに変換して前記パラレルインターフェースＩＣへ伝
送し、このパラレルインターフェースＩＣでパラレルデ
ータに変換してＣＰＵへ伝送するに当たり、前記パラレ
ルインターフェースＩＣに接続されたデータライン、ク
ロックラインおよび書き込みラインを複数のシリアル・
パラレル変換ＩＣに並列に接続するとともに前記複数の
パラレル・シリアル変換ＩＣに並列に接続し、前記パラ
レルインターフェースＩＣを介してＣＰＵから出力され
るデータに、当該データの受取先を指定する識別データ
を含めて伝送し、全てのシリアル・パラレル変換ＩＣに
おいてこのデータを、クロックラインを経て供給される
クロックの制御の下で受信して蓄積し、データ伝送の終
了時に書き込みラインを経て伝送される書き込み信号に
応答して全てのシリアル・パラレル変換ＩＣにおいてＣ
ＰＵから伝送されて来た受取先指定用の識別データと、
それぞれのシリアル・パラレル変換ＩＣに予め割り当て
られた識別データとを比較し、両者が一致したシリアル
・パラレル変換ＩＣのみを活性化してＣＰＵから伝送さ
れて来たシリアルデータをパラレルデータに変換して当
該シリアル・パラレル変換ＩＣに接続されている機器へ
伝送し、前記複数の機器から出力されるパラレルデータ
をそれぞれのパラレル・シリアル変換ＩＣに蓄積し、Ｃ
ＰＵからパラレルインターフェースＩＣおよびデータラ
インを経てデータを送出すべきパラレル・シリアル変換
ＩＣを指定する識別データを全てのパラレル・シリアル
変換ＩＣへ伝送し、各パラレル・シリアル変換ＩＣにお
いてはこの識別データをクロックラインを経て供給され
るクロックの制御の下で受信して蓄積し、識別データ伝
送の終了時にＣＰＵからパラレルインターフェースＩＣ
および書き込みラインを経て供給される書き込み信号に
応答して全てのパラレル・シリアル変換ＩＣにおいてＣ
ＰＵから伝送されてきた識別データとそれぞれのパラレ
ル・シリアル変換ＩＣに予め割り当てられている識別デ
ータとを比較し、両者が一致したパラレル・シリアル変
換ＩＣのみを活性化し、当該パラレル・シリアル変換Ｉ
Ｃに接続されている機器から供給され、そこに蓄積され
ているパラレルデータをシリアルデータに変換してデー
タラインおよびパラレルインターフェースＩＣを介して
ＣＰＵへ伝送することを特徴とするデータ伝送方式。
【請求項４】前記パラレルインターフェースＩＣに接
続されているビジィラインを前記複数のパラレル・シリ
アル変換ＩＣに並列に接続し、何れかのパラレル・シリ
アル変換ＩＣにおいて、機器から供給されるデータが変
化したときに、このビジィラインおよびパラレルインタ
ーフェースＩＣを経てビジィ信号をＣＰＵへ伝送し、Ｃ
ＰＵはこのビジィ信号を受けたときだけ前記識別信号を
全てのパラレル・シリアル変換ＩＣへ伝送するように構
成したことを特徴とする請求項２または３記載のデータ
伝送方式