JPH0719475B2

JPH0719475B2 - センスアンプ回路

Info

Publication number: JPH0719475B2
Application number: JP542085A
Authority: JP
Inventors: 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-01-16
Filing date: 1985-01-16
Publication date: 1995-03-06
Anticipated expiration: 2010-03-06
Also published as: JPS61165890A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、絶縁ゲート型の構造をもつ電界効果型トラン
ジスタ（以下、IGFETと記す）を主な構成要素とし、電
源電圧が変化してもメモリーセルに書込まれた情報を安
定に読出すことができる電気的に書込み／消去可能な不
揮発性記憶装置（以下、EEPROMと記す）に適したセンス
アンプ回路に関する。

〔従来の技術〕

第５図は、メモリーセルおよびメモリーセルに書込まれ
た情報を読出すセンスアンプ回路の従来例の回路図であ
る。

この従来例の回路は、ソースが電源CCに、ドレインとゲ
ートが共通に点Ａに接続されたＰチヤネル型IGFET Q
₁と、点Ｂを入力とし、点Ｃを出力とする、メモリーセ
ルMCに書込まれた情報により変化するデイジツト線点Ｄ
の電圧を増幅する反転増幅器I₁と、ドレインが点Ａに、
ソースが点Ｂに、ゲートが反転増幅器I₁の出力点Ｃに接
続されたＮチヤネル型IGFET Q₂と、ドレインが点Ｂに、
ゲートがＹアドレス線Y₁に、ソースがデイジツト線点Ｄ
に接続されたメモリーセルM₁₁,…,Mn₁のＹアドレスを選
択するＮチヤネル型IGFET Q₃と、ドレインが読出し電圧
V_READに、ゲートがＹアドレス線Y₁に、ソースが点Ｇに
接続された記憶用セルMm₁₁,…,Mmn₁のＹアドレスを選択
するＮチヤネル型IGFET Q₄と、ドレインが点Ｇに、ゲー
トがＸアドレス線X₁に、ソースが記憶用セルMm₁₁のゲー
トである点F₁に接続され、記憶用セルMmn₁のＸアドレス
を選択するＮチヤネル型IGFET Q₅と、ドレインが点Ｄ
に、ゲートがＸアドレス線X₁に、ソースが点E₁に接続さ
れたＮチヤネル型IGFETの選択用セルMs₁₁と、ドレイン
が点E₁に、ゲートが点F₁にソースが接地に接続された記
憶用セルMm₁₁と、ドレインが点ＧにゲートがＸアドレス
線Xnに、ソースが記憶用セルMmn₁のゲートである点Fnに
接続され、記憶用セルMmn₁のＸアドレスを選択するＮチ
ヤネル型IGFET Q₆と、ドレインが点Ｄに、ゲートがＸア
ドレス線Xnに、ソースが点Enに接続されたＮチヤネル型
IGFETの選択用セルMsn₁と、ドレインが点Enに、ゲート
が点Fnに、ソースが接地に接続された記憶用セルMmn
₁と、ソースが電源CCに、ゲートが点Ａに、ドレインが
点Ｈに接続されたＰチヤネル型IGFET Q₇と、ドレインが
点Ｈに、ゲートが電源CCに、ソースが接地に接続された
Ｎチヤネル型IGFET Q₅₈と、ソースが電源CCに、ゲート
が点Ｈに、ドレイン点Ｉに接続されたＰチヤネル型IGFE
T Q₉と、ドレインが点Ｉに、ゲートが点Ｈに、ソースが
接地に接続されたＮチヤネル型IGFET Q₁₀と、入力が点
Ｉに、出力が点Ｊに接続された反転増幅器I₂とから構成
される。図示はしていないが、Ｐチヤネル型IGFETの基
板は電源CCに接続され、Ｎチヤネル型IGFETの基板は接
地に接続されている。また、すべてのＰチヤネル型IGFE
T、すべてのＮチャネル型IGFETはエンハンスメント型で
ある。選択用セルMs₁₁と記憶用セルMm₁₁によりメモリー
セルM₁₁が、選択用セルMsn₁と記憶用セルMmn₁によりメ
モリーセルMn₁が構成される。

第５図に示したセンスアンプ回路の動作と設計方法につ
いて説明する。説明を簡単にするために、Ｐチヤネル型
IGFETのしきい値は、すべてのIGFETで同一でV_TP、Ｎチ
ヤネル型IGFETのしきい値は、すべてのIGFETで同一でV
_TNとする。また、ＬはIGFETのゲート長、ＷはIGFETのゲ
ート幅を表わし、IGFETの電流駆動能力を示すを単にW/Lと記す。以下の説明において、記憶用セルが
書込まれた状態を“1"と定義し、この時、記憶用セルの
しきい値V_TNは初期の状態から負に（例えば−5V）にシ
フトし、この時の記憶用セルのしきい値をV_TN（Ｗ）と
し、記憶用セルが消去された状態を“0"と定義し、この
時、記憶用セルのしきい値は初期の状態から正（例えば
＋5V）にシフトし、この時の記憶用セルのしきい値をV
_TN（Ｅ）とする。

EEPROMに用いられる記憶用セルは、ドレインから薄い酸
化膜を通して電子をフローテイングゲートに注入（消
去）し、またはフローテイングゲートから電子を放出
（書込み）するものであるので、書込み／消去をくり返
すうちに、酸化膜とフローテイングゲート、または酸化
膜とドレインの界面に電子がトラツプされるので、第６
図に示すように、書込み／消去をくり返すうちに、しき
い値のシフトの絶対値は減少する。

読出し電圧V_READは、くり返し回数の規格（本例の場
合、10万回とする）を満足するように、V_TN（E₁）とV_TN
（W₁）の中央付近に設定される。（本例の場合、V_READ
＝0Vとする。）（１）センスアンプ回路の動作 “1"が書込まれた記憶用セルを含むメモリーセルが選
択された場合、記憶用セルに電流（電流値をI_ONとする）が流れ、点
Ｄ、点Ｂの電圧は下降する。この時の点Ｄの電圧をV
_D（Ｌ）とする。点Ｂの電圧変化が反転増幅器I₁で検出
され、点Ｃの電圧が上昇し、最終的に電源電圧付近とな
る。この時IGFET Q₂は導通となり、IGFET Q₂のW/Lは、
点Ｂの電圧を点Ａに伝達できるように、十分大きく設計
されているので、点Ａの電圧は、（V_CC−V_TP）からV
_D（Ｌ）付近に下降する。この時の点Ａの電圧をV
_A（Ｗ）とする。IGFET Q₇のW/Lは、ゲートに電圧V
_A（Ｗ）が印加された時にIGFET Q₇に流れる電流値がIGF
ET Q₅₈に流れる電流値I_REF5に比べて十分大きくなるよ
うに、後述の（２）の設計方法に示すように設計されて
いるので、点Ｈの電圧は“H"、点Ｉ電圧は“L"、点Ｊの
電圧は“H"となる。

“0"が書込まれた記憶用セルを含むメモリーセルが選
択された場合、記憶用セルのしきい値は、読出し電圧V_READよりも高い
ので、記憶用セルは非導通となり、点Ａの電圧は（_CC−
V_TP）で平衡する。この時の点Ａの電圧をV_A（Ｅ）とす
る。IGFET Q₁とQ₇は共に同一のしきい値をもつように設
計されているので、IGFET Q₇は非導通となり点Ｈに付加
された容量に充電された電荷はIGFET Q₅₈により放電さ
れるので、点Ｈの電圧は“L"、点Ｉの電圧は“H"、点Ｊ
の電圧は“L"となる。

（２）センスアンプ回路の設計方法第５図、第６図、第７図、第８図、第９図を用いて、従
来例のセンスアンプ回路の設計方法を説明する。

第７図のＭで表わす曲線は、V_CC＝5Vの時に、“1"が書
込まれた記憶用セルの電流−電圧特性を、Ｎで表わした
曲線は、書込み−消去のくり返しサイクルを10万回行な
った後の、V_CC＝5Vの時“1"が書込まれた記憶用セルの
電流−電圧特性を、Ｏで表わす曲線は、V_CC＝5Vの時のI
GFET Q₁の負荷特性をそれぞれ示したものである。10万
回の書込み−消去のくり返しにより、“1"が書込まれた
記憶用セルに流れる電流はI_ONからI_ON（min）に変化す
る。本センスアンプ回路は、10万回の書込み−消去のく
り返し後の記憶用セルに流れる電流の減少を考慮して設
計される。特に断わらない限り、I_ON（min）を記憶用セ
ルに流れる電流と言う。V_A（W₁）は、V_CC＝5Vの時、
“1"が書込まれた記憶用セルを含むメモリーセルが選択
された場合の点Ａの電圧を、V_A（W₂）は、書込み−消去
のくり返しを10万回行なった後の、V_CC＝5Vの時“1"が
書込まれた記憶用セルを含むメモリーセルを選択された
場合の点Ａの電圧を、V_A（E₁）は、V_CC＝5Vの時、“0"
が書込まれた記憶用セルを含むメモリーセルが選択され
た場合の点Ａの電圧を示したものである。V_A（Ｅ）＝V
_CC−V_TPである。V_A（W₂）の値は、IGFFET Q₁のW/Lによ
り決定される。つまり、IGFFET Q₁のW/Lを大きくすれ
ば、V_A（Ｗ）の値はV_A（E₁）にに近づくし、IGFET Q₁の
W/Lを小さくすれば、V_A（Ｗ）の値はV_A（E₁）から遠ざ
かる。IGFET Q₅₈のW/Lは、V_CC＝5Vの時、IGFET Q₅₈に流
れる電流I_REF5が、記憶用セルに流れる電流I_ON（min）
と等しくなるように設計される。IGFET Q₁とQ₇は、電流
ミラーを構成するので、IGFET Q₇のW/LをQ₁のW/Lと同一
に設計すると、IGFET Q₇にもI_ON（min）が流れることと
なるが、IGFET Q₇とQ₅₈とから構成される反転増幅器が
安定に動作するように、本例の場合、IGFET Q₇のW/LをQ
₁のW/Lの３倍に設計する。

第８図のＰで表わす曲線は、IGFET Q₇のW/LをIGFET Q₁
のW/Lの３倍に設計した場合、V_CC＝5Vの時のIGFET Q₇の
負荷特性を、Ｎで表わす曲線は、V_CC＝5Vの時、“1"が
書込まれた記憶用セルの電流−電圧特性をそれぞれ示し
たものである。曲線ＰとＮの交点の電圧V_H（２）は、V
_CC＝5Vの時、“1"が書込まれた記憶用セルを含むメモリ
ーセルが選択された場合の点Ｈの電圧を示している。IG
FET Q₇のW/LをIGFET Q₁のW/Lの３倍にすることにより、
点Ｈの“H"レベルを安定に出力することができる。

第９図のＱで表わす曲線は、V_CC＝5Vの時、IGFET Q₇とQ
₅₈とから構成される反転増幅器の反転電圧特性を示した
ものである。V_CC＝5Vの時、IGFET Q₇とQ₅₈とから構成さ
れる反転増幅器の論理しきい値はV_A（W₂）とV_A（Ｅ）の
間にあり、本センスアンプ回路はV_CC＝5Vの時、記憶用
セルに書込まれた情報を安定に検出することがわかる。

以上述べたように、本例のセンスアンプ回路は、V_CC＝5
Vの時の各IGFETの特性を基にして設計される。

一方、読出し電圧V_READは、記憶用セルのデバイス特性
のみにより決定されるので、電源電圧が変化してもV
_READの値は一定である必要がある。

もし、電源電圧により変化するようであればV_READの値
がV_TN（E₁）とV_TN（W₁）の間に入らなくなる。本例の場
合、電源電圧が変化してもV_READの値は常に0Vであると
する。従って、本例の場合、記憶用セルは飽和領域で動
作しているので、電源電圧が上昇（例えばV_CC＝8V）し
ても、“1"が書込まれた記憶用セルに流れる電流はI_ON
（min）となり、V_CC＝5Vの時に流れる電流と同一である
として話しを進める。

（３） V_CC＝5VからV_CC＝8Vに変化した場合のセンスア
ンプ回路の動作 V_CC＝5VからV_CC＝8Vに変化した場合の本例のセンスアン
プ回路の動作を第５図から第13図を用いて説明する。

第10図のＲで表わす曲線は、IGFET Q₅₈に流れる電流の
電源電圧依存性を示したものである。V_CC＝5Vの時、設
計時に流れる電流はI_ON（min）であるが、V_CC＝8Vの時
にはI₅に上昇する。

第11図のＳで表わす曲線は、V_CC＝8Vの時、“1"が書込
まれた記憶用セルの電流−電圧特性を、Ｔで表わす曲線
は、V_CC＝8Vの時、Q₁の負荷特性を示したものである。V
_A（W₃）は、V_CC＝8Vの時、“1"が書込まれた記憶用セル
を含むメモリーセルが選択された場合の点Ａの電圧を、
V_A（E₂）は、V_CC＝8Vの時、“0"が書込まれた記憶用セ
ルを含むメモリーセルが選択された場合の点Ａの電圧を
示したものである。第12図のＵで表わす曲線は、V_CC＝8
Vの時、IGFET Q₇の負荷特性を、Ｖで表わす曲線は、V_CC
＝8Vの時、IGFET Q₅₈の電流−電圧特性を示したもので
ある。V_CC＝8Vになると、IGFET Q₇に流れる電流は、V_CC
＝5Vの時に流れる電流3I_ON（min）と同一であるが、IGF
ET Q₅₈に流れる電流は、第10図に示すようにI₅となるの
で、IGFET Q₅₈の電流−電圧特性は第12図のＵで表わす
曲線となる。従って、“1"が書込まれた記憶用セルを含
むメモリーセルが選択された時の点Ｈの電圧はV_H（３）
となる。第８図と第12図を比較して明らかなように、電
源電圧が上昇すると、IGFET Q₅₈のgmがIGFET Q₇のgmに
比べて上昇していくので、点Ｈの“H"レベルが安定に出
力されなくなり、V_CC＝8Vの時、点Ｈの“H"レベルがV_H
（３）となる。第13図のＷで表わす曲線は、V_CC＝8Vの
時、IGFET Q₇とQ₅₈とから構成される反転増幅器の反転
電圧特性を示したものである。V_CC＝8Vの時、点Ａの電
圧は記憶用セルに書込まれた情報によりV_A（E₂）とV
_A（W₃）の間を振幅するが、この時点Ｈの電圧は“L"とV
_H（３）を振幅する。V_H（３）は、次段のQ₉とQ₁₀とから
構成される反転増幅器の論理しきい値〔V_I〕以下である
ので、V_CC＝8Vの時、本センスアンプ回路は誤動作す
る。

〔発明が解決しようとする問題点〕

以上述べたように、V_CC＝5Vの時、本センスアンプ回路
は設計されるが、電源電圧が上昇すると、IGFET Q₇とQ
₅₈とから構成される反転増幅器の特性が設計値からはず
れ、“1"が書込まれた記憶用セルの情報を安定に読出す
ことができなくなるので、電源電圧が上昇すると、本セ
ンスアンプ回路は誤動作する欠点がある。つまり、従来
の反転増幅器の特性は電源電圧に対して大きく変動する
という欠点があった。

第５図に示した従来例の他に、IGFET Q₅₈のかわりに、
記憶用セルと同じ構造と特性をもつダミーセルを接続し
た回路例（ダミーセル方式のセンスアンプ回路）もある
が、記憶用セルはフローテイングゲートをもち、かつ薄
いゲート酸化膜をもっているので、EEPROMの製造中に、
電子がフローテイングゲートに注入され、書込み−消去
を行なわない記憶用セルのしきい値は個々の記憶用セル
でばらつく。従って、IGFET Q₇とダミーセルとから構成
される反転増幅器の反転電圧特性がチツプによりばらつ
くという欠点があるので、ダミーセル方式のセンスアン
プ回路は、EEPROMには不適当である。

本発明の目的は、メモリーセルの読出し電圧が電源電圧
に対して一定であることが要求されるEEPROMに適したセ
ンスアンプ回路を提供することである。

〔問題点を解決するための手段〕

かかる目的のために、本発明によるセンスアンプ回路
は、電源端子と回路点との間に接続されゲートが前記回
路点に接続された第１導電チャネル型の第１トランジス
タと、前記回路点とディジット線に流れる電流の入力点
との間に接続とれた逆導電チャネル型の第２トランジス
タと、前記入力点および前記第２トランジスタのゲート
に入力および出力がそれぞれ接続された反転増幅器と、
前記電源端子と出力点との間に接続されゲートが前記第
１トランジスタのゲートに接続された前記第１導電チャ
ネル型の第３トランジスタと、前記出力点と基準端子と
の間に接続されゲートに基準電圧を受ける逆導電チャネ
ル型の第４トランジスタとを有するセンスアンプ回路に
おいて、前記電源端子および基準端子間の電源電圧の変
動に対して安定化された電圧を発生し当該電圧を前記基
準電圧として前記第４トランジスタのゲートに供給する
基準電圧回路を設け、前記第４トランジスタが前記基準
電圧に応答して流す電流を前記電源電圧の変動に対し安
定化したことを特徴としている。

すなわち、基準電圧発生回路は、電源電圧が上昇しても
基準電圧が殆んど変化しないように構成されているの
で、メモリーセルに流れる電流が一定、すなわちメモリ
ーセルの読出し電圧が一定で、センスアンプ回路の誤動
作が防止される。

〔実施例〕

本発明の実施例について図面を参照して説明する。

第１図は本発明によるセンスアンプ回路の一実施例およ
びメモリーセルの回路図である。

メモリーセルMCは、第５図に示した従来例のメモリーセ
ルMCとまったく同一であるので説明を省略する。また、
第５図と同一の部分は第５図と同一の記号をつけ、説明
を簡略化する。

本実施例のセンスアンプ回路は、ソースが電源CCに、ゲ
ートが接地に接続されたＰチャネル型IGFET Q₁₁と、ド
レインとゲートが共通にＰチャネル型IGFET Q₁₁のドレ
インに接続されたＮチャネル型IGFET Q₁₂と、ドレイン
とゲートが共通にＮチャネル型IGFET Q₁₂のソースに、
ソースが接地に接続されたＮチャネル型IGFET Q₁₃とか
ら構成される基準電圧発生回路REFを有している。さら
に、ソースが電源CCに、ドレインとゲートが共通に回路
点Ａに接続されたＰチャネル型IGFET Q₁と、ドレインが
回路点Ａに、ゲートが反転増幅器I₁の出力CCに、ソース
が入力点Ｂにそれぞれ接続されたＮチャネル型IGFET Q₂
と、入力点Ｂを入力とする反転増幅器I₁と、ソースが電
源CCに、ゲート点Ａに、ソースが出力点Ｈに接続された
Ｐチャネル型IGFET Q₇と、ドレインが出力点Ｈに、ゲー
トが基準電圧発生回路REFの出力V_REFに、ソースが接地
に接続されたＮチャネル型IGFET Q₁₈とを有している。
出力点Ｈは、ソースが電源CCに、ドレインが点Ｉにそれ
ぞれ接続されたＰチャネル型IGFET Q₉のゲートと、ドレ
インが回路Ｉに、ソースが接地にそれぞれ接続されたＮ
チャネル型IGFET Q₁₀のゲートとに接続され、回路点Ｉ
は、その出力が点Ｊに接続された反転増幅器I₂の入力に
接続されている。

次に、本実施例の動作および設計方法を第１図、第２
図、第３図、第４図を用いて説明する。

（１）本実施例のセンスアンプ回路の動作本実施例のセンスアンプ回路は、従来例において、ゲー
トが電源CCに接続されたIGFET Q₅₈のかわりに、ゲート
が基準電圧V_REFに接続されたIGFET Q₁₈を有する構成の
ものであるので、本実施例のセンスアンプ回路の動作
は、「従来の技術」の説明（１）センスアンプ回路の動
作の項において、Q₅₈のかわりにQ₁₈をI_REF5、のかわり
のQ₁₈に流れる電流I_REF1を置きかえたものと同一である
ので説明を省略する。

（２）本実施例のセンスアンプ回路の設計方法基準電圧発生回路REFは、IGFET Q₁₁のW/LをIGFET Q₁₂の
W/LとIGFET Q₁₃のW/Lに比べて十分小さくし、電源電圧
が上昇しても、V_REF≒２ V_TN（V_TNはIGFET Q₁₂とQ₁₃の
しきい値）となるように例えば、に設計する。IGFET Q₁₈のW/Lは、従来例の場合と同様
に、書込み−消去のくり返しによる“1"が書込まれた記
憶用セルに流れる電流の減少を考慮して、V_CC＝5Vの時
にIGFET Q₁₈に流れる電流I_REF1が、I_ON（min）と等しく
なるように設計する。IGFET Q₁のW/Lは、従来例の場合
と同様に、第７図のＯで表わすV_CC＝5Vの時のIGFET Q₁
の負荷特性と、Ｎで表わす、V_CC＝5Vの時の“1"が書込
まれた記憶用セルの電流−電圧特性を基にして設計され
る。本実施例のIGFET Q₁のW/Lは、第５図の従来例のIGF
ET Q₁のW/Lと同一であるとする。

IGFET Q₇は、IGFET Q₇とQ₁₈とから構成される反転増幅
器が安定に動作するように、従来例の場合と同様に、IG
FET Q₇のW/LをQ₁のW/Lの３倍に設計する。

従って、本実施例の場合、V_CC＝5Vの時に、“1"が書込
まれた記憶用セルを含むメモリーセルが選択された場
合、点Ａの電圧は従来例の場合と同様にV_A（W_I）に、
“0"が書込まれた記憶用セルを含むメモリーセルが選択
された場合、点Ａの電圧は従来例の場合と同様に〔V
_A（Ｅ）〕となる。

また、V_CC＝5Vの時のIGFET Q₁₈の電流−電圧特性は、第
８図のＮで、IGFET Q₇の負荷特性は第８図のＰで表わさ
れ、V_CC＝5Vの時のIGFET Q₇とQ₁₈とから構成される反転
増幅器の反転電圧特性は、第９図のＱで表わされ、従来
例の場合と何ら変わることはない。本実施例のセンスア
ンプ回路は、V_CC＝5Vの時、従来例の場合と同様に正常
動作する。

（３）本実施例において、V_CC＝5VからV_CC＝8Vに変化し
た場合のセンスアンプ回路の動作第２図のR₁で表わす曲線は、電源電圧が変化した時のIG
FET Q₁₈に流れる電流の変化を示したものである。基準
電圧V_REFは、電源電圧が上昇しても、値がほとんど変化
しないように、基準電圧発生回路REFは設計されている
ので、V_CC＝8Vの時に流れる電流はI₁となり、V_CC＝5Vの
時に流れる電流I_ON（min）と差はほとんどない。Ｒで表
わす曲線は、比較として、従来例において、IGFET Q₅₈
に流れる電流の変化を示したものである。

第３図のV₁で表わす曲線は、V_CC＝8Vの時のIGFET Q₁₈の
電流−電圧特性を、Ｕで表わす曲線は、V_CC＝8Vの時のI
GFET Q₇の負荷特性を示したものである。IGFET Q₁とQ₇
のW/Lは従来例の場合と同一であるので、IGFET Q₇の負
荷特性は、従来例の場合とまったく同一である。第３図
と第12図を比較して分かるように、本実施例の場合、V₁
に示すように、V_CC＝8Vになっても、IGFET Q₁₈に流れる
電流はI₁となり、設計時、V_CC＝5Vの時に流れる電流I_ON
（min）と大差ないので、V_CC＝8Vの時、“1"が書込まれ
た記憶用セルを含むメモリーセルが選択された場合の点
Ｈの電圧はV_H（１）となり、完全に“H"が出力されるの
で、従来例の場合のように、V_CC＝8Vの時、“1"が書込
まれた記憶用セルを含むメモリーセルが選択された場合
のみ点Ｈの電圧がV_H（３）となり、センスアンプ回路が
誤動作するということはない。

第４図のW₁で表わす曲線は、V_CC＝8Vの時のIGFET Q₇とQ
₁₈とから構成される反転増幅器の反転電圧特性を示した
ものである。V_A（W₃）は、従来例の場合と同様に、V_CC
＝8Vの時、“1"が書込まれた記憶用セルを含むメモリー
セルが選択された場合の点Ａの電圧を、V_A（E₂）は、従
来例の場合と同様に、V_CC＝8Vの時、“0"が書込まれた
記憶用セルを含むメモリーセルが選択された場合の点Ａ
の電圧を示したものである。第４図と第11図とを比較し
て分かるように、本実施例の場合、IGFET Q₇とQ₁₈とか
ら構成される反転増幅器は、V_CC＝8Vになっても論理し
きい値がV_A（W₃）とV_A（E₂）の間に設定されており、V_H
（１）は、次段のIGFET Q₉とQ₁₀とから構成される反転
増幅器の論理しきい値V_Iより大きいので、V_CC＝8Vにな
っても本実施例のセンスアンプ回路は正常に動作するこ
とが分かる。

以上述べたように、本実施例のセンスアンプ回路は、電
源電圧が上昇し、V_CC＝8Vになっても、出力電圧がV_CC＝
5Vの時とほとんど変化しない基準電圧発生回路REFを備
えているので、V_CC＝8Vになっても本実施例のセンスア
ンプ回路は正常動作する。

〔発明の効果〕

以上述べたように、本発明のセンスアンプ回路は、電源
電圧が変化してもほぼ一定の電圧を出力する基準電圧発
生回路を備えているので、メモリーセルの読出し電圧が
電源電圧に対して一定で、メモリーセルに流れる電流が
電源電圧に対して一定であるEEPROM等の用途に有効であ
る。

【図面の簡単な説明】

第１図は本発明によるセンスアンプ回路の一実施例を示
す図、第２図は、第１図において、IGFET Q₁₈に流れる
電流の電源電圧依存性（曲線R₁）と、第５図の従来例の
IGFET Q₅₈に流れる電流の電源電圧依存性（曲線Ｒ）を
示す図、第３図は、第１図において、V_CC＝8Vの時のIGF
ET Q₇の負荷特性（曲線Ｕ）と、IGFET Q₁₈の電流−電圧
特性（曲線V₁）を示す図、第４図は、第１図において、
V_CC＝8Vの時のQ₇とQ₁₈とから構成される反転増幅器の反
転電圧特性（曲線W₁）を示す図、第５図は、従来例のセ
ンスアンプ回路を示す図、第６図は、消去された記憶用
セルのしきい値の、書込み−消去のくり返しサイクルに
よるしきい値の変化（曲線Ｋ）と、書込まれた記憶用セ
ルのしきい値の、書込み−消去のくり返しサイクルによ
るしきい値の変化（曲線Ｌ）を示す図、第７図は、V_CC
＝5Vの時のIGFET Q₁の負荷特性（曲線Ｏ）と、“1"が書
込まれた記憶用セルの電流−電圧特性（曲線Ｍ）と10万
回の書込み−消去のくり返しサイクル後の“1"が書込ま
れた記憶用セルの電流−電圧特性（曲線Ｎ）を示す図、
第８図は、V_CC＝5Vの時の、第１図のIGFET Q₁₈と第５図
のIGFET Q₅₈の電流−電圧特性（曲線Ｎ）と、IGFET Q₇
の負荷特性（曲線Ｐ）を示す図、第９図は、第５図にお
いてV_CC＝5Vの時のIGFET Q₇とQ₅₈とから構成される反転
増幅器の反転電圧特性（曲線Ｑ）を示す図、第10図は、
第５図において、IGFET Q₅₈に流れる電流の電源電圧依
存性（曲線Ｒ）を示す図、第11図は、第５図において、
V_CC＝8Vの時のIGFET Q₅₈の電流−電圧特性（曲線Ｓ）
と、IGFET Q₇の負荷特性（曲線Ｔ）を示す図、第12図
は、第５図において、V_CC＝8Vの時のIGFET Q₇の負荷特
性（曲線Ｕ）と、IGFET Q₅₈の電流−電圧特性（曲線
Ｖ）を示す図、第13図は、第５図において、V_CC＝8Vの
時のIGFET Q₇とQ₅₈とから構成される反転増幅器の反転
電圧特性（曲線Ｗ）を示す図である。 Q₁₁,Q₁,Q₇,Q₉:Pチヤネル型IGFET, Q₁₂,Q₁₃,Q₂,Q₁₈,Q₁₀:Nチヤネル型IGFET, REF:基準電圧発生回路， I₁,I₂:反転増幅器， V_REF:基準電圧， CC:電源。

Claims

【特許請求の範囲】

【請求項１】電源端子と回路点との間に接続されゲート
が前記回路点に接続された第１導電チャネル型の第１ト
ランジスタと、前記回路点とディジット線に流れる電流
が供給される入力点に接続された逆導電チャネル型の第
２トランジスタと、前記入力点を入力としその出力が前
記第２トランジスタのゲートに接続された反転増幅器
と、前記電源端子と出力点との間に接続されゲートが前
記第１トランジスタのゲートに接続されて前記第１トラ
ンジスタとともに電流ミラーを構成する前記第１導電チ
ャネル型の第３トランジスタと、前記出力点と基準端子
との間に接続されゲートに基準電圧を受ける前記逆導電
チャネル型の第４トランジスタとを有するセンスアンプ
回路において、前記電源端子および基準端子間の電源電
圧の変動に対して安定化された電圧を発生し当該電圧を
前記基準電圧として前記第４トランジスタのゲートに供
給する基準電圧回路を設け、前記第４トランジスタが前
記基準電圧に応答して流す電流を前記電源電圧の変動に
対し安定化したことを特徴とするセンスアンプ回路。
【請求項２】前記基準電圧回路は、前記電源端子と基準
電圧出力端との間に接続されゲートが前記基準端子に接
続された前記第１導電チャネル型の第５トランジスタ
と、前記基準電圧出力端と前記基準端子との間に直列に
接続された複数の前記逆導電チャネル型の第６トランジ
スタであって夫々のゲートがドレインに接続された複数
の第６トランジスタとを含んで構成され、前記第５トラ
ンジスタのチャネル長に対するチャネル幅の比は前記第
６トランジスタのそれに比して小さく設定されている特
許請求の範囲第１項記載のセンスアンプ回路。