JPH0720044B2 - 可変タップ制御信号発生回路 - Google Patents
可変タップ制御信号発生回路Info
- Publication number
- JPH0720044B2 JPH0720044B2 JP1238648A JP23864889A JPH0720044B2 JP H0720044 B2 JPH0720044 B2 JP H0720044B2 JP 1238648 A JP1238648 A JP 1238648A JP 23864889 A JP23864889 A JP 23864889A JP H0720044 B2 JPH0720044 B2 JP H0720044B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- parallel
- series
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 19
- 238000006243 chemical reaction Methods 0.000 claims description 28
- 238000001514 detection method Methods 0.000 claims description 24
- 230000010354 integration Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000005388 cross polarization Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は可変タップ制御信号発生回路に関し、特に符号
間干渉や交差偏波間干渉等に対する干渉補償回路に用い
られるトランスバーサルフィルタのタップを制御する可
変タップ制御信号発生回路に関する。
間干渉や交差偏波間干渉等に対する干渉補償回路に用い
られるトランスバーサルフィルタのタップを制御する可
変タップ制御信号発生回路に関する。
従来、デジタル無線通信の分野では、伝送路で発生する
マルチパス・フェージングによる符号間干渉や交差偏波
間干渉に対して、トランスバーサルフィルタを用いた干
渉補償回路を用いて干渉補償する技術が提案されてい
る。
マルチパス・フェージングによる符号間干渉や交差偏波
間干渉に対して、トランスバーサルフィルタを用いた干
渉補償回路を用いて干渉補償する技術が提案されてい
る。
第３図はその一例であり、符号間干渉を補償するトラン
スバーサル等化器を用いた復調系のブロック図を示す。
第３図の復調系は、受信信号入力端子41、トランスバー
サルフィルタ42、復調器43、可変タップ制御信号発生回
路44及び復調信号出力端子45,46により構成される。
スバーサル等化器を用いた復調系のブロック図を示す。
第３図の復調系は、受信信号入力端子41、トランスバー
サルフィルタ42、復調器43、可変タップ制御信号発生回
路44及び復調信号出力端子45,46により構成される。
前記可変タップ制御信号発生回路44は、復調器43におい
て復調後、識別再生された象限信号DP,DQ及び誤差信号E
P,EQを入力とし波形歪を等化するよう可変タップ制御信
号を修正し、トランスバーサルフィルタ42の各タップを
制御する。すなわち、トランスバーサルフィルタを中間
周波数帯に設けた場合には、可変タップ制御信号の実数
部Re及び虚数部Imについて、 Re＝EPDP＋EQDP …（１） Im＝EQDP−EPDQ …（２） の演算で与えられる。つまり、誤差信号EP,EQと象限信
号DP,DQを用いて一定時間関係のもとで（１），（２）
式の演算を行い、この可変タップ制御信号でトランスバ
ーサルフィルタ42の対応するタップを制御すると波形歪
を等化することができる（特開昭58−111519号参照）。
て復調後、識別再生された象限信号DP,DQ及び誤差信号E
P,EQを入力とし波形歪を等化するよう可変タップ制御信
号を修正し、トランスバーサルフィルタ42の各タップを
制御する。すなわち、トランスバーサルフィルタを中間
周波数帯に設けた場合には、可変タップ制御信号の実数
部Re及び虚数部Imについて、 Re＝EPDP＋EQDP …（１） Im＝EQDP−EPDQ …（２） の演算で与えられる。つまり、誤差信号EP,EQと象限信
号DP,DQを用いて一定時間関係のもとで（１），（２）
式の演算を行い、この可変タップ制御信号でトランスバ
ーサルフィルタ42の対応するタップを制御すると波形歪
を等化することができる（特開昭58−111519号参照）。
この制御法を用いると、復調器の搬送波が非同期となる
と、正しい誤差信号が得られない。すなわち誤差信号
は、例えば第４図に示すように各信号点の収束点からの
上方向へずれを“1"、下方向へのずれを“0"として表現
できる。本来、信号点位置Ｂで受かるべき信号が信号点
位置Ａと同Ｂの中央の閾値を越えて信号点位置Ａ側に寄
った信号位置Ｘで受信された場合、誤差信号は“0"とな
るからこの誤差信号は信号点位置Ａで受かるべき信号が
下方にずれて受信されたことを示すことになり誤った誤
差信号となる。この誤った誤差信号に基づいて生成した
可変タップ制御信号で制御されるトランスバーサル形等
化器の制御が発散してしまう。
と、正しい誤差信号が得られない。すなわち誤差信号
は、例えば第４図に示すように各信号点の収束点からの
上方向へずれを“1"、下方向へのずれを“0"として表現
できる。本来、信号点位置Ｂで受かるべき信号が信号点
位置Ａと同Ｂの中央の閾値を越えて信号点位置Ａ側に寄
った信号位置Ｘで受信された場合、誤差信号は“0"とな
るからこの誤差信号は信号点位置Ａで受かるべき信号が
下方にずれて受信されたことを示すことになり誤った誤
差信号となる。この誤った誤差信号に基づいて生成した
可変タップ制御信号で制御されるトランスバーサル形等
化器の制御が発散してしまう。
そのため、搬送波非同期時にはあらかじめ定められた有
効領域内で受信されたと判定された時のみ誤差信号EP,E
Q及び象限信号DP,DQを用いて可変タップ制御信号を生成
する方法が考えられている。例えば、16QAM方式におい
て第５図に示すような４つの斜線部分に受信された信号
は、それぞれ信号点位置C,D,E,Fで受かるべき信号であ
る可能性が高い。そこで、この斜線部分を有効領域と定
め、復調器の搬送波非同期時には、この領域に受信され
たと判定された時のみ誤差信号EP,EQ、象限信号DP,DQを
用いて制御信号を生成する。トランスバーサル形等化器
の制御系を速やかに収束させることができる。
効領域内で受信されたと判定された時のみ誤差信号EP,E
Q及び象限信号DP,DQを用いて可変タップ制御信号を生成
する方法が考えられている。例えば、16QAM方式におい
て第５図に示すような４つの斜線部分に受信された信号
は、それぞれ信号点位置C,D,E,Fで受かるべき信号であ
る可能性が高い。そこで、この斜線部分を有効領域と定
め、復調器の搬送波非同期時には、この領域に受信され
たと判定された時のみ誤差信号EP,EQ、象限信号DP,DQを
用いて制御信号を生成する。トランスバーサル形等化器
の制御系を速やかに収束させることができる。
上述した従来のトランスバーサルフィルタに用いられる
可変タップ制御信号発生回路は、誤差信号EP,EQと象限
信号DP,DQとの相関検出を変調速度、もしくは２倍の変
調速度により、行なっているため、回路を構成するICの
最高動作速度以上の変調速度を持つ変復調システムには
適用できないという問題がある。また、この種の回路を
簡単にLSI化できないという問題がある。
可変タップ制御信号発生回路は、誤差信号EP,EQと象限
信号DP,DQとの相関検出を変調速度、もしくは２倍の変
調速度により、行なっているため、回路を構成するICの
最高動作速度以上の変調速度を持つ変復調システムには
適用できないという問題がある。また、この種の回路を
簡単にLSI化できないという問題がある。
本発明の目的は、IC及びLSIの最高動作速度を越える変
調速度をもつ変復調システムにおいても適用でき、かつ
LSI化を可能にした可変タップ制御信号発生回路を提供
することにある。
調速度をもつ変復調システムにおいても適用でき、かつ
LSI化を可能にした可変タップ制御信号発生回路を提供
することにある。
本発明の可変タップ制御信号発生回路は、入力クロック
信号を２分の１に分周する分周回路と、復調器から入力
される誤差信号と象限信号を奇数系列及び偶数系列の並
列信号に変換する第１の直並列変換回路と、復調器から
入力される有効領域判別信号を奇数系列及び偶数系列の
並列信号に変換する第２の直並列変換回路と、前記第１
の直並列変換回路からの各系列の信号をそれぞれ相関検
出して実数部及び虚数部の各相関検出信号を出力する奇
数系列及び偶数系列の各相関検出回路と、前記各相関検
出回路からの相関検出信号を選択的に出力される奇数系
列及び偶数系列の各スイッチ回路と、前記各スイッチ回
路からの相関検出信号のうち実数部と虚数部の各信号を
それぞれ直列信号に変換する実数部及び虚数部の各並直
列変換回路と、各並直列変換回路の出力を積分処理して
前記トランスバーサルフィルタのタップ制御信号として
出力する積分回路と、搬送波非同期信号に基づいて前記
実数部及び虚数部の各並直列変換回路における奇数系列
と偶数系列の各信号の直列出力状態を変化制御させる非
同期時制御信号発生回路とを備えている。
信号を２分の１に分周する分周回路と、復調器から入力
される誤差信号と象限信号を奇数系列及び偶数系列の並
列信号に変換する第１の直並列変換回路と、復調器から
入力される有効領域判別信号を奇数系列及び偶数系列の
並列信号に変換する第２の直並列変換回路と、前記第１
の直並列変換回路からの各系列の信号をそれぞれ相関検
出して実数部及び虚数部の各相関検出信号を出力する奇
数系列及び偶数系列の各相関検出回路と、前記各相関検
出回路からの相関検出信号を選択的に出力される奇数系
列及び偶数系列の各スイッチ回路と、前記各スイッチ回
路からの相関検出信号のうち実数部と虚数部の各信号を
それぞれ直列信号に変換する実数部及び虚数部の各並直
列変換回路と、各並直列変換回路の出力を積分処理して
前記トランスバーサルフィルタのタップ制御信号として
出力する積分回路と、搬送波非同期信号に基づいて前記
実数部及び虚数部の各並直列変換回路における奇数系列
と偶数系列の各信号の直列出力状態を変化制御させる非
同期時制御信号発生回路とを備えている。
そして、前記した各回路は前記２分周されたクロック信
号に同期して動作される。
号に同期して動作される。
また、前記各スイッチ回路は前記第２の直並列回路から
の奇数系列及び偶数系列のそれぞれの有効領域判別信号
の状態に基づいてその出力を選択するように制御され
る。
の奇数系列及び偶数系列のそれぞれの有効領域判別信号
の状態に基づいてその出力を選択するように制御され
る。
更に、前記非同期時制御信号発生回路は前記第２の直並
列回路からの奇数系列及び偶数系列の各有効領域判別信
号の相互状態に基づいてその出力状態を変化制御するよ
うに制御される。
列回路からの奇数系列及び偶数系列の各有効領域判別信
号の相互状態に基づいてその出力状態を変化制御するよ
うに制御される。
この構成では、２分の１の分周クロックで誤差信号，象
限信号及び有効領域判別信号を並行処理して相関検出信
号を得ることで1/2の動作速度で可変タップ制御信号を
得ることができる。
限信号及び有効領域判別信号を並行処理して相関検出信
号を得ることで1/2の動作速度で可変タップ制御信号を
得ることができる。
また、非同期時においては、制御を速やかに収束するこ
とが可能となる。
とが可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図であり、こ
こでは（2n＋１）タップ（ｎは自然数）のトランスバー
サルフィルタのメインタップについて図示している。
こでは（2n＋１）タップ（ｎは自然数）のトランスバー
サルフィルタのメインタップについて図示している。
図において、1,2,3,4は誤差信号EP,EQや象限信号DP,DQ
の各入力端子、５は有効領域判定信号Ｙの入力端子、６
は搬送波非同期信号AS入力端子、７はCLK信号入力端
子、8,9は可変タップ制御信号出力端子である。また、1
0,11は直並列変換回路、12は論理積（AND）回路、13は
非同期時制御信号発生回路、14は２分周回路、15,16は
相関検出回路、17,18はスイッチ回路、19,20は並直列変
換回路、21,22は積分処理回路である。
の各入力端子、５は有効領域判定信号Ｙの入力端子、６
は搬送波非同期信号AS入力端子、７はCLK信号入力端
子、8,9は可変タップ制御信号出力端子である。また、1
0,11は直並列変換回路、12は論理積（AND）回路、13は
非同期時制御信号発生回路、14は２分周回路、15,16は
相関検出回路、17,18はスイッチ回路、19,20は並直列変
換回路、21,22は積分処理回路である。
端子1,2,3,4より入力された誤差信号EP(n),EQ(n)、象限
信号DP(n),DQ(n)（ｎは時間関係を示す整数であり、０
は現在，−１は1bit前の信号，＋１は1bit後の信号を示
す）は直並列変換回路10に入力され、２分周回路14の出
力により２列の並列信号に変換されて出力される。直並
列変換回路出力の偶数系列の象限信号DP(2K)DQ(2K),誤
差信号EP(2K),EQ(2K)は相関検出回路15に入力され、相
関検出信号RO(2K),IO(2K)を次式で演算して出力する。
信号DP(n),DQ(n)（ｎは時間関係を示す整数であり、０
は現在，−１は1bit前の信号，＋１は1bit後の信号を示
す）は直並列変換回路10に入力され、２分周回路14の出
力により２列の並列信号に変換されて出力される。直並
列変換回路出力の偶数系列の象限信号DP(2K)DQ(2K),誤
差信号EP(2K),EQ(2K)は相関検出回路15に入力され、相
関検出信号RO(2K),IO(2K)を次式で演算して出力する。
RO(2K)＝DP(2K)EP(2K)＋DQ(2K)EQ(2K) …（３） IO(2K)＝DP(2K)EQ(2K)−DQ(2K)EP(2K) …（４） 同様にして、相関検出回路16においては奇数系列の象限
信号DP(2K-1),DQ(2K-1)及び誤差信号EP(2K-1),EQ(2K-1)
から、相関検出信号RO(2K-1)、IO(2K-1)演算し出力す
る。
信号DP(2K-1),DQ(2K-1)及び誤差信号EP(2K-1),EQ(2K-1)
から、相関検出信号RO(2K-1)、IO(2K-1)演算し出力す
る。
これらの相関検出信号RO(2K),IO(2K)はスイッチ回路17
に入力され、制御信号Ｙ′(2K)が“H"のときはRO(2K),I
O(2K)をそのまま出力し、Ｙ′(2K)が“L"のときは2bit
前の相関検出信号RO(2(K-1)),IO(2(K-1))を出力する。
に入力され、制御信号Ｙ′(2K)が“H"のときはRO(2K),I
O(2K)をそのまま出力し、Ｙ′(2K)が“L"のときは2bit
前の相関検出信号RO(2(K-1)),IO(2(K-1))を出力する。
同様にスイッチ回路18も制御信号Y(2K-1)により、R
O(2K-1)もしくはRO(2K-3),IO(2K-3)のいずれかを出力す
る。これらのスイッチ回路17,18の出力Ｒ′O(2K),R′
O(2K-1)とIO(2K),I′P(2K-1)は実数部（Ｒ′O(.)）と虚
数部（Ｉ′O(.)）の信号がそれぞれ並直列変換回路19,2
0に出力される。
O(2K-1)もしくはRO(2K-3),IO(2K-3)のいずれかを出力す
る。これらのスイッチ回路17,18の出力Ｒ′O(2K),R′
O(2K-1)とIO(2K),I′P(2K-1)は実数部（Ｒ′O(.)）と虚
数部（Ｉ′O(.)）の信号がそれぞれ並直列変換回路19,2
0に出力される。
並直列変換回路19では非同期時制御信号発生回路13の出
力信号により、同期時には、奇数系列RO(2m-1)と偶数系
列RO(2m)とを交互に出力する。ただしｍは整数。一方非
同期時には、Ｙ′(2K)が“H"かつＹ′(2K-1)が“L"のと
きは偶数系列RO(2K)を出力し、Ｙ′(2K)が“L"かつＹ′
(2K-1)が“H"のときは奇数系列RO(2K-1)を出力する。ま
た、Ｙ′(2K)が“H"でＹ′(2K-1)が“H"のときは１タイ
ムスロット中に奇数系列RO(2K-1),偶数系列RO(2K)の順
に出力する。またＹ′(2K)が“L"かつＹ′(2K-1)が“L"
のときは直前に出力していた偶数系列または奇数系列を
そのまま出力する。
力信号により、同期時には、奇数系列RO(2m-1)と偶数系
列RO(2m)とを交互に出力する。ただしｍは整数。一方非
同期時には、Ｙ′(2K)が“H"かつＹ′(2K-1)が“L"のと
きは偶数系列RO(2K)を出力し、Ｙ′(2K)が“L"かつＹ′
(2K-1)が“H"のときは奇数系列RO(2K-1)を出力する。ま
た、Ｙ′(2K)が“H"でＹ′(2K-1)が“H"のときは１タイ
ムスロット中に奇数系列RO(2K-1),偶数系列RO(2K)の順
に出力する。またＹ′(2K)が“L"かつＹ′(2K-1)が“L"
のときは直前に出力していた偶数系列または奇数系列を
そのまま出力する。
並直列変換回路20においても同様に偶数系列IO(2K)及び
奇数系列IO(2K-1)を選択し、出力する。
奇数系列IO(2K-1)を選択し、出力する。
更に、並直列変換回路19,20の出力を積分処理回路21,22
により平均化することにより、可変タップ制御信号RO,I
Oを得る。
により平均化することにより、可変タップ制御信号RO,I
Oを得る。
第２図はスイッチ回路17,18、並直列変換回路19,20及び
非同期時制御信号発生回路13の具体的回路の一例を示し
ている。図において、23〜26は選択回路、27〜31はフリ
ップフロップである。また、32はJKフリップフロップ、
33,34は反転回路、35〜37は論理積回路、38,39は論理和
回路である。
非同期時制御信号発生回路13の具体的回路の一例を示し
ている。図において、23〜26は選択回路、27〜31はフリ
ップフロップである。また、32はJKフリップフロップ、
33,34は反転回路、35〜37は論理積回路、38,39は論理和
回路である。
第２図の構成により、非同期時にY(2K)が“H"（有効領
域）の場合には、スイッチ回路17よりRO(2K)及びIO(2K)
が出力される。Y(2K)が“L"（非有効領域）の場合に
は、スイッチ回路17の出力は直前の状態が保持される。
域）の場合には、スイッチ回路17よりRO(2K)及びIO(2K)
が出力される。Y(2K)が“L"（非有効領域）の場合に
は、スイッチ回路17の出力は直前の状態が保持される。
同様に、非同期時にはY(2K-1)が“H"（有効領域）の場
合にはスイッチ回路18よりRO(2K-1)及びIO(2K-1)が出力
され、Y(2K-1)が“L"（非有効領域）の場合にはスイッ
チ回路18の出力は直前に状態が保持される。
合にはスイッチ回路18よりRO(2K-1)及びIO(2K-1)が出力
され、Y(2K-1)が“L"（非有効領域）の場合にはスイッ
チ回路18の出力は直前に状態が保持される。
性の高い電界効果トランジスタを得ることができる。
また、Y(2K-1)が“L"でY(2K)が“H"の場合には、論理和
回路39より“H"が出力され、Y(2K-1)が“H"でY(2K)が
“L"の場合には論理和回路39より“L"が出力される。
回路39より“H"が出力され、Y(2K-1)が“H"でY(2K)が
“L"の場合には論理和回路39より“L"が出力される。
Y(2K-1)及びY(2K)がともに“H2の場合には、論理和回路
39よりCLK′が出力され、Y(2K-1)及びY(2K)がともに
“L"の場合にはJKフリップフロップ32の出力は直前に状
態に保持され、そのJKフリップフロップ32の出力が論理
和回路39より出力される。
39よりCLK′が出力され、Y(2K-1)及びY(2K)がともに
“L"の場合にはJKフリップフロップ32の出力は直前に状
態に保持され、そのJKフリップフロップ32の出力が論理
和回路39より出力される。
この論理和回路39の出力及びその反転信号により並直列
変換回路19が制御されて、Y(2K-1)が“L"でY(2K)が“H"
の場合にはスイッチ回路17より供給されるRO(2K)が並直
列変換回路19より出力される。Y(2K-1)が“H"でY(2K)が
“L"の場合にはスイッチ回路18より供給されるRO(2K-1)
が並直列変換回路19より出力される。
変換回路19が制御されて、Y(2K-1)が“L"でY(2K)が“H"
の場合にはスイッチ回路17より供給されるRO(2K)が並直
列変換回路19より出力される。Y(2K-1)が“H"でY(2K)が
“L"の場合にはスイッチ回路18より供給されるRO(2K-1)
が並直列変換回路19より出力される。
Y(2K-1)及びY(2K)が共に“H"の場合には、並直列変換回
路19の出力はRO(2K-1),RO(2K)の順に出力される。
路19の出力はRO(2K-1),RO(2K)の順に出力される。
Y(2K-1)及びY(2K)が共に“L"の場合には、スイッチ回路
17,18及び論理和回路39の出力は全て直前の状態を保持
するため、並直列回路19の出力も直前に状態が保持され
る。
17,18及び論理和回路39の出力は全て直前の状態を保持
するため、並直列回路19の出力も直前に状態が保持され
る。
ここで、Y(2K-1)及びY(2K)が共に“H"で、次のタイムス
ロットにおいてY(2K-1)及びY(2K+2)が共に“L"の場合に
は、並直列変換回路19の出力はRO(2K-1),RO(2K)の順に
出力された後、次のタイムスロットではRO(2K)の状態が
保持される。
ロットにおいてY(2K-1)及びY(2K+2)が共に“L"の場合に
は、並直列変換回路19の出力はRO(2K-1),RO(2K)の順に
出力された後、次のタイムスロットではRO(2K)の状態が
保持される。
並直列変換回路20についても同様に動作する。
以上のように、第２図の構成により、搬送波非同期時に
予め定められた有効領域内で受信されたと判定されたと
きのみ、その誤差信号及び象限信号を用いて可変タップ
制御信号を並列処理にて生成することが可能となる。
予め定められた有効領域内で受信されたと判定されたと
きのみ、その誤差信号及び象限信号を用いて可変タップ
制御信号を並列処理にて生成することが可能となる。
以上、メインタップについてのタップ制御信号発生回路
について説明したが、第＋Ｎ′タップ及び第−Ｎ′タッ
プのタップ制御信号発生回路は、相関検出信号 として、次式を演算すればよい。
について説明したが、第＋Ｎ′タップ及び第−Ｎ′タッ
プのタップ制御信号発生回路は、相関検出信号 として、次式を演算すればよい。
Ｒ±Ｎ′(2K)＝DP(2K)EP(2K±Ｎ′） ＋DQ(2K)EQ(2K±Ｎ′） Ｉ±Ｎ′(2K)＝DP(2K)EQ(2K±Ｎ′） ＋DQ(2K)EQ(2K±Ｎ′） Ｒ±Ｎ′(2K-1)＝DP(2K-1)EP(2K±Ｎ′-1) ＋DQ(2K-1)EQ(2K±Ｎ′-1) Ｉ±Ｎ′(2K-1)＝DP(2K-1)EQ(2K±Ｎ′-1)＋DQ(2K-1)
EP(2K±Ｎ′-1) 〔発明の効果〕 以上説明したように本発明は、誤差信号，象限信号及び
有効領域判別信号を並列処理して相関検出信号を得るこ
とにより、従来の1/2の動作速度で同等の可変タップ制
御信号を得ることができ、ICやLSIの最高動作速度を越
える変調速度をもつ変復調システムにおいてもトランス
バーサルフィルタに用いられる可変タップ制御信号発生
回路を構成することが可能となり、かつそのLSI化が可
能となる。また、非同期時には予め定められた有効領域
内で受信されたと判定されたときのみ、その誤差信号及
び象限信号を用いて可変タップ制御信号を生成すること
ができ、制御を速やかに収束することができる効果もあ
る。
EP(2K±Ｎ′-1) 〔発明の効果〕 以上説明したように本発明は、誤差信号，象限信号及び
有効領域判別信号を並列処理して相関検出信号を得るこ
とにより、従来の1/2の動作速度で同等の可変タップ制
御信号を得ることができ、ICやLSIの最高動作速度を越
える変調速度をもつ変復調システムにおいてもトランス
バーサルフィルタに用いられる可変タップ制御信号発生
回路を構成することが可能となり、かつそのLSI化が可
能となる。また、非同期時には予め定められた有効領域
内で受信されたと判定されたときのみ、その誤差信号及
び象限信号を用いて可変タップ制御信号を生成すること
ができ、制御を速やかに収束することができる効果もあ
る。
第１図は本発明の可変タップ制御信号発生回路の一実施
例をメインタップについて示したブロック図、第２図は
第１図の回路一部の具体的な回路図、第３図は従来のト
ランスバーサル等化器を用いた復調系のブロック図、第
４図は非同期時に誤った誤差信号が得られることを説明
するレベル図、第５図は16QAM方式における有効領域の
一例を示す図である。 1,2……誤差信号入力端子、3,4……象限信号入力端子、
５……有効領域判別信号入力端子、６……非同期検出信
号入力端子、７……クロック信号入力端子、8,9……可
変タップ制御信号出力端子、10,11……直並列変換回
路、12……論理積回路、13……非同期時制御信号発生回
路、14……２分周回路、15,16……相関検出回路、17,18
……スイッチ回路、19,20……並直列変換回路、21,22…
…積分処理回路、23〜26……選択回路、27〜31……フリ
ップフロップ、32……JKフリップフロップ、33,34……
反転回路、35〜37……論理積回路、38,39……論理和回
路、40……反転回路、41……受信信号入力端子、42……
トランスバーサルフィルタ、43……復調器、44……可変
タップ制御信号発生回路、45,46……復調信号出力端
子。
例をメインタップについて示したブロック図、第２図は
第１図の回路一部の具体的な回路図、第３図は従来のト
ランスバーサル等化器を用いた復調系のブロック図、第
４図は非同期時に誤った誤差信号が得られることを説明
するレベル図、第５図は16QAM方式における有効領域の
一例を示す図である。 1,2……誤差信号入力端子、3,4……象限信号入力端子、
５……有効領域判別信号入力端子、６……非同期検出信
号入力端子、７……クロック信号入力端子、8,9……可
変タップ制御信号出力端子、10,11……直並列変換回
路、12……論理積回路、13……非同期時制御信号発生回
路、14……２分周回路、15,16……相関検出回路、17,18
……スイッチ回路、19,20……並直列変換回路、21,22…
…積分処理回路、23〜26……選択回路、27〜31……フリ
ップフロップ、32……JKフリップフロップ、33,34……
反転回路、35〜37……論理積回路、38,39……論理和回
路、40……反転回路、41……受信信号入力端子、42……
トランスバーサルフィルタ、43……復調器、44……可変
タップ制御信号発生回路、45,46……復調信号出力端
子。
Claims (1)
- 【請求項１】複数のタップのトランスバーサルフィルタ
に用いられる可変タップ制御信号発生回路において、入
力クロック信号を２分の１に分周する分周回路と、復調
器から入力される誤差信号と象限信号を奇数系列及び偶
数系列の並列信号に変換する第１の直並列変換回路と、
復調器から入力される有効領域判別信号を奇数系列及び
偶数系列の並列信号に変換する第２の直並列変換回路
と、前記第１の直並列変換回路からの各系列の信号をそ
れぞれ相関検出して実数部及び虚数部の各相関検出信号
を出力する偶数系列及び奇数系列の各相関検出回路と、
前記各相関検出回路からの相関検出信号を選択的に出力
させる奇数系列及び偶数系列の各スイッチ回路と、前記
各スイッチ回路からの相関検出信号のうち実数部と虚数
部の各信号をそれぞれ直列信号に変換する実数部及び虚
数部の各並列変換回路と、前記各並直列変換回路の出力
を積分処理して前記トランスバーサルフィルタのタップ
制御信号として出力する積分回路と、搬送波非同期信号
に基づいて前記実数部及び虚数部の各並直列変換回路に
おける奇数系列と偶数系列の各相関検出信号の直列出力
状態を変化制御させる非同期時制御信号発生回路とを備
え前記各回路は前記２分周されたクロック信号に同期し
て動作され、前記各スイッチ回路は前記第２の直並列回
路からの奇数系列及び偶数系列のそれぞれの有効領域判
別信号の状態に基づいてその出力を選択するように制御
され、前記非同期時制御信号発生回路は前記第２の直並
列回路からの奇数系列及び偶数系列の各有効領域判別信
号の相互状態に基づいてその出力状態を変化制御するよ
うに構成したことを特徴とする可変タップ制御信号発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238648A JPH0720044B2 (ja) | 1989-09-14 | 1989-09-14 | 可変タップ制御信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238648A JPH0720044B2 (ja) | 1989-09-14 | 1989-09-14 | 可変タップ制御信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03101514A JPH03101514A (ja) | 1991-04-26 |
| JPH0720044B2 true JPH0720044B2 (ja) | 1995-03-06 |
Family
ID=17033257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238648A Expired - Lifetime JPH0720044B2 (ja) | 1989-09-14 | 1989-09-14 | 可変タップ制御信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720044B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243747A (ja) * | 1999-02-18 | 2000-09-08 | Kokusai Electric Co Ltd | 基板処理装置 |
| JP4788178B2 (ja) * | 2005-04-11 | 2011-10-05 | 株式会社デンソー | 半導体製造用熱処理装置 |
| JP6369295B2 (ja) * | 2014-11-10 | 2018-08-08 | 富士通株式会社 | 信号処理装置及び信号処理方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1278347C (en) * | 1987-09-22 | 1990-12-27 | Shoichi Mizoguchi | Correlation detecting circuit operable in a low frequency |
-
1989
- 1989-09-14 JP JP1238648A patent/JPH0720044B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03101514A (ja) | 1991-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0496677A2 (en) | Adaptive equalizers | |
| JP2001060904A (ja) | 交差偏波干渉除去装置及び交差偏波干渉除去用のビットシフト方法 | |
| JPH0687540B2 (ja) | 復調装置 | |
| US6891906B1 (en) | Demodulator, clock recovery circuit, demodulation method and clock recovery method | |
| JPH0369238A (ja) | 復調データ識別判定装置 | |
| JP3898415B2 (ja) | 自動等化回路 | |
| JP2015046715A (ja) | 通信回路及び情報処理装置 | |
| JPH0720044B2 (ja) | 可変タップ制御信号発生回路 | |
| US7394882B2 (en) | Digital communication synchronization system and method thereof | |
| JPS6350231A (ja) | 通信システムとこれに用いる受信装置 | |
| JPH0770970B2 (ja) | 適応等化器 | |
| JPH06232930A (ja) | クロック再生回路 | |
| JP2506748B2 (ja) | デイジタル信号伝送方法 | |
| JP2600970B2 (ja) | ダイバーシティ受信装置 | |
| JP2506747B2 (ja) | デイジタル信号伝送方法 | |
| JP2518502B2 (ja) | 等化器 | |
| JPH09214461A (ja) | ディジタル多重無線の交差偏波伝送受信機 | |
| JP3478290B2 (ja) | Ｄｕｔｙ補正回路 | |
| JP2003069543A (ja) | 双方向データ送受信方法及びシステム | |
| JPH05335893A (ja) | 等化方法及び装置 | |
| JP2827197B2 (ja) | 無線データ伝送システム | |
| JP2003046415A (ja) | 自動等化方式 | |
| JP2506754B2 (ja) | ディジタル信号伝送方法 | |
| JP3973351B2 (ja) | 信号受信装置 | |
| JP3458782B2 (ja) | Ｄｕｔｙ補正回路 |